[VHDL编程] EDA

说明：里面是一个FIR滤波器的设计报告 里面有具体的 代码 等等 加法器 乘法器 见发起 等等 承平-There is a FIR filter design report there are specific code adder multiplier, etc., etc., see Cheng-Ping initiated
<丛宇> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] Verilog_ASystem(ADS2006A)

说明：Using Verilog-A in Advanced Design System，英文版的关于Verilog_A的相关介绍。-Using Verilog-A in Advanced Design System, the English version of introduction on the relevance of Verilog_A.
<> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] spartan3e

说明：实用的程序代码，希望对大家有用，已经调试通过-Practical program code, in the hope that useful to everybody, has debugging through
<人杰> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] Disturb

说明： 适用于初学者的一个m序列扰、解码器-Apply to beginners as a sequence of interference m, the decoder
<张晓勃> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] Guagle

说明：QUARTUSII 波形数据(MIF文件)生成器-QUARTUSII waveform data (MIF files) Generator
<小鱼> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] adder8b

说明：用VHDL设计一个八位并行加法器，该八位并行加法器是有两个四位二进制并行加法器通过级联而成，先设计两个四位二进制并行加法器分别表示八位数中的低四位和高四位以及其加法（含进位），再将两个四位并行加法器级联成一个八位并行加法器。这种方法原理简单，资源利用率和进位速度方面都比较好。-VHDL language
<赵祥> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] VerilogHDLdesignexample

说明：VerilogHDL设计实例及其仿真与综合-VerilogHDL design example and its simulation and synthesis
<qinbo> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] cf_fir_latest.tar

说明：It is a fir to implement in a FPGA. It s not desenvolved for me it is a good work of another person
<Tiago> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] EDA_Design_Repor_for_FIR_Filter

说明：基于Quartus II的17阶FIR滤波器设计报告，详细介绍了从FIR滤波器原理到设计实现的全过程，适合学习。-Quartus II-based 17-order FIR filter design report, detailed from the realization of FIR filter theory to design the whole process, suitable for learning.
<张永杰> 在 2025-04-24 上传 | 大小：185kb | 下载：1

[VHDL编程] CLK_5

说明：verilog实现时钟的奇数分频，通过ISE仿真。-verilog to achieve the odd clock frequency, by ISE simulation.
<ll> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] boxingfashengqi

说明：DDS波形发生器，能够产生方波和正弦波的双通道的波形发生器，在quartus环境下运行-DDS waveform generator to produce square wave and sine wave of dual-channel waveform generator, runs under the environment in quartus
<李欣> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] stop_watch

说明：实现跑表功能精确度为0.01秒。（使用ACEX1K系列EP1K30TC144-3芯片）-Stopwatch function to achieve an accuracy of 0.01 seconds. (Using ACEX1K series EP1K30TC144-3 chip)
<Haifengqingfu> 在 2025-04-24 上传 | 大小：185kb | 下载：0