[VHDL编程] verilog

说明：我用过的verilog大量历程，适合初学者，-verilog lot of history, suitable for beginners
<madongxue> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] 93317478verilog.HDL.examples

说明：hdl代码的相关应用，里面还附有相关实例和介绍说明 -hdl code related applications, which also introduced with examples and instructions related
<文石> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] FPGA_diaodianbaocunchegnxu

说明：FPGA掉电保存程序，用于fpga掉电后如何让程序保存-FPGA power-down save the program for fpga power-down procedures for how to save after
<wjz> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] caideng_dandian

说明：彩灯控制电路，单点移动模式，一个点在8个发光二极管上来回的亮。-Lights control circuit, single-point move mode, a point in eight bright LEDs on the back and forth.
<沈佳伟> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] aes_pipe_latest.tar

说明：implementation of AES encryption algorithm in vhdl/verilog
<cooldude> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] 93317478verilog.HDL.examples

说明：FIFO,加法器，乘法器的VERILOG语言-fifo
<frinq110> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] adder

说明：一位全加器,使用绘图方式,将2个半加器制成符号,供全加器调用,组合成全加器,方法简单易行,通过验证.-A full adder, using the drawing method will be made of two half adder symbol calls for the full adder, adder combination of sake, the method is simple and verified.
<寒星> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] ethernetMAC_specification

说明：10M/100/以及1000M以外网MAC设计所需的详细说明书-10M/100/1000M outside the network and MAC design required detailed instructions
<jinyongchen> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] stepmotor-paper-

说明：基于 FPGA 设计的步进电机控制系统 -FPGA-based stepper motor control system design
<wuzhongpeng> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] qiangdaqi

说明：吉大短学期CPLD实习程序 设计一个 4 路抢答器，当按下抢答键开始抢答，设置 4 个按键作为 4 路抢答开关，4 个LED 作为抢答显示，一旦抢答成功，蜂鸣器发声，与抢答开关对应的 LED 亮 -Chittagong short term internship program CPLD design a 4-way Responder, Responder to start when you press the answer
<吴琦轩> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] FPGASquare-RootRaised-CosineFilter

说明：数字通信系统中, 基带信号的频谱一般较宽, 因此 传递前需对信号进行成形处理, 以改善其频谱特性,使 得在消除码间干扰与达到最佳检测接收的前提下,提高信道的频带利用率。目前,数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、 高斯滤波器等。设计方法有卷积法或查表法, 其中: 卷积法的实现,需要消耗大量的乘法器与加法器,以构成具有一定延时的流水线结构。为降低硬件消耗,文献提出了一种分-FPGA Implementation o
<xing> 在 2025-04-24 上传 | 大小：184kb | 下载：0

[VHDL编程] JPEG

说明：JPEG解码(Verilog)源码，详细，高效。-JPEG decoding (Verilog)
<杨航> 在 2025-04-24 上传 | 大小：184kb | 下载：0