[VHDL编程] seq_gen_576

说明：高清电视HDTV信号发生器，576P逐行，VHDL语言，ALTERA的Quartus II开发平台-HDTV HDTV signal generator, 576P progressive, VHDL, Altera's Quartus II development platform
<lidan> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] vhdl_dial

说明：拨码开关实验 拨码开关8 位0 1 状态在8 位7 段数码管相应位上显示0 或1。-dial-switch dial-switching experiment 8 0 1 state in seven of the eight corresponding digital control-show or a 0.
<赵海东> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] mutiple

说明：对PCM编码的多路复用与解复用程序，VerilogHDL源程序-Of PCM-encoded multiplexing and demultiplexing process, VerilogHDL source
<LSIYA> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] VerilogHDLtextboob(easytolearnfornew)

说明：中文版Verilog HDL 简明教程。HTML格式，简单易懂，对与初学者而言绝对是好用，易用的东东。-Chinese version of Verilog HDL A Concise Guide. HTML format, easy-to-understand, is concerned with the absolute beginner is easy to use, easy-to-use Dongdong.
<王成> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] adc0809

说明：基于北京革新公司出品的EDA实验工具箱的数模转换程序。该程序将输入的5V信号从01至FF量化并通过2位数码管进行显示。量化精度为0.1v。编译环境为quartusll.5.1版本。fpga芯片为EP18CQ240C6-Beijing-based company produced innovative EDA experimental toolbox of digital-analog conversion process. The pr
<ck> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] dianti

说明：电梯控制器程序设计 六层楼 含有详细解释以及波形-Elevator controller program design containing six-storey buildings, as well as a detailed explanation waveform
<龙丽丽> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] Altera_060012001

说明：altera公司cpld的原理图库(protel格式)-sch.lib about altera s cpld.
<peng> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] Video_Compression_IPCore.RAR

说明：
<huangya> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] lift

说明：我自己写的六层电梯程序，用的语言是VHDL，还有仿真的图，非常有用，-I wrote it myself six lift procedures, the language used is VHDL, simulation of the Fig also, very useful,
<易勇辉> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] irda_ALTERA

说明：在FPGA上开发红外传输接口，采用verilog编程。-In the FPGA on the development of infrared transmission interface using verilog programming.
<田文军> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] clk_div

说明：VHDL语言描述，时钟分频,给定CPLD试验板系统时钟设置50M，但由于本作品的需要，我们将系统时钟经过20分频得到DS18B20所需的工作时钟，大约为1.25M。-VHDL language descr iption, the clock frequency, a given CPLD experiment board system clock set 50M, but as a result of this work, we wil
<shenqin> 在 2025-04-24 上传 | 大小：158kb | 下载：0

[VHDL编程] multiratefilterdesign

说明：自己编写多速率滤波器设计，采用VHDL语言，通过FPGA实现-I have written multi-rate filter design using VHDL language, through the FPGA to achieve
<球球jk> 在 2025-04-24 上传 | 大小：158kb | 下载：0