[VHDL编程] booth_mul

说明：流水式BOOTH乘法器，包含整个工程文件，用Quartus9编写打开。为8bit乘以8bit乘法器-Flow BOOTH multiplier, contains the entire project file, open with Quartus9 written. Multiplied for 8bit 8bit multiplier
<郭里> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] VHDL_FIR

说明：VHDL设计的14阶FIR滤波器，根据已给出滤波器系数以及验证程序，选用Altera的EP2S60F484C3器件进行设计。-VHDL design of the 14-order FIR filter design, according to the filter coefficients as well as the verification process has been given the EP2S60F484C3 selec
<张雷> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] state10

说明：VHDL 三、五奇数模计数器 占空比0.5-VHDL counter odd mode duty cycle 0.5
<Wang> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] verilog_EXAMPLE_100-

说明：产用的Verilog语言设计实例，适合初学者，代码通过验证。包含PCI、i2c等-Production design example Verilog language, suitable for beginners, through the verification code.Contains the PCI, i2c, etc
<王虎> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] IO-timing-constrain-in-fpga

说明：对FPGA的IO口的时序分析小结，能够详细理解其约束时序规则-FPGA timing analysis summary of IO port, capable of a detailed understanding of its timing constraint rules
<张龙> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] The-decoder

说明：基于FPGA的38译码器程序，非常适合初级菜鸟学习使用入门程序，欢迎大家下载学习-Program 38 decoder based on the FPGA, very suitable for learning to use primary rookie entry procedures, are welcome to download the learning
<zhang yang> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] CPU

说明：a very useful vhdl source code for simulation and test the parwan cpu navabi vhdl book-a very very useful vhdl source code for simulation and test the parwan cpu navabi vhdl book
<a> 在 2025-04-24 上传 | 大小：185kb | 下载：1

[VHDL编程] CPU

说明：单周期的CPU设计，实现了12条指令,适合正在学习CPU的初学者-the design of signal CPU and achieve 12 instructions.
<longyan> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] shumaguan

说明：FPGA课程实验代码，基于xinlix实验开发平台的数码管显示学号完整程序，下载到实验板，测试通过。-FPGA experiment courses code, based on xinlix experimental platform of digital tube display full program student id, download to experiment board, the test pass.
<张鹏飞> 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] pwm with tb final

说明：pwm with testbench in verilog ,synthesizable
<addy007 > 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] LMS

说明：least mean square algo implemented on verilog
<addy007 > 在 2025-04-24 上传 | 大小：185kb | 下载：0

[VHDL编程] sequence detector

说明：sequence detector in verilog for xilinx
<addy007 > 在 2025-04-24 上传 | 大小：185kb | 下载：0