[VHDL编程] sdram4m16_L2_42

说明：用FPGA实现SDRAM的操作，具体操作见内部说明文件-FPGA SDRAM with the operation of the specific see internal note
<陈雨> 在 2025-04-24 上传 | 大小：257kb | 下载：0

[VHDL编程] bmpelipse

说明：实现矩阵的各种操作，加减乘，下载该类可放面以后的编程。-achieve the matrix operation, modified by downloading such caving face future programming.
<lovelywyd2001> 在 2025-04-24 上传 | 大小：257kb | 下载：0

[VHDL编程] Verilog_HDL

说明：Verilog Verilog_HDL_入门教程-Verilog Verilog_HDL_ Tutorial
<pyb> 在 2025-04-24 上传 | 大小：257kb | 下载：0

[VHDL编程] Verilog-PPT

说明：这是北大的Verilog讲义,PPT,初学者,可以看看.-This is the Beijing University of Verilog lectures, PPT, beginners can take a look at.
<大金湖> 在 2025-04-24 上传 | 大小：257kb | 下载：1

[VHDL编程] VHDL

说明：PDF格式的书，VHDL的入门教程，对电路设计刚入门的朋友应该有用-PDF format of the book, VHDL Entry Tutorial on circuit design just getting started should be useful to Friend
<joe> 在 2025-04-24 上传 | 大小：257kb | 下载：0

[VHDL编程] Traffic

说明：使用ALTERA上DE2平台，使用Verilog描述，交通灯控制。-Using ALTERA on DE2 platform, use the Verilog descr iption of the traffic light control.
<徐朝凯> 在 2025-04-24 上传 | 大小：257kb | 下载：0

[VHDL编程] 5956446verilog_ppt

说明：具体介绍VHDL的原理，附带相关的例程。欢迎大家收藏下载-Introduced the principle of specific VHDL, incidental related routines. Welcome to the collection download
<李哲> 在 2025-04-24 上传 | 大小：257kb | 下载：0

[VHDL编程] 006

说明：华为verilog入门教程 本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL 设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能 够进行一些简单设计的 语言的基本要素，能够读懂简单的设计代码并能 够进行一些简单设计的Verilog HDL建模。-Huawei verilog Tutorial This paper describes
<王佳> 在 2025-04-24 上传 | 大小：258kb | 下载：0

[VHDL编程] HDB3-VHDL-code

说明：HDB3的VHDL语言描述，注释在文件内-HDB3 source code in VHDL
<冰凝> 在 2025-04-24 上传 | 大小：258kb | 下载：0

[VHDL编程] dianzhen

说明：基于CPLD的实现控制8x8点阵动态显示字母的程序，使用VHDL语言，通过调节分频系数可以实现点阵的变换速度，通过改变不同的状态可以让点阵显示不同的图案。- Based on CPLD for control 8x8 dot matrix dynamic display of letters, the use of VHDL language, by adjusting the division ratio can be achie
<孙大幕> 在 2025-04-24 上传 | 大小：258kb | 下载：0

[VHDL编程] AS-SSD-Benchmark

说明：this APP likes shit do you like you can eatand happy go fucking it -this APP likes shit do you like you can eatand happy go fucking it
<bluesffa> 在 2025-04-24 上传 | 大小：258kb | 下载：0

[VHDL编程] Synchronous FIFO

说明：用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示(mplementation of a synchronous first in first out (FIFO) queue design with 16*8 RAM. A write FIFO that con
<渔火 > 在 2025-04-24 上传 | 大小：258kb | 下载：0