[VHDL编程] EASYFPGA

说明：easyfpga的核心办及开发板的电路图，可以让需要的朋友借鉴下-easyfpga core Office and development board schematics, a friend in need can learn from the next
<胡杨> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] fpga2

说明：FPGA学习的非常好的资料，希望广大朋友都可以学习学习啊-FPGA to learn very good information, I hope our friends can learn ah
<任新> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] 2stOTA

说明：带米勒补偿效应的二级运算放大器实现电路图，CMOS-Two operational amplifiers with Miller compensation effect achieved schematics, CMOS
<zzt> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] quanjiaqi

说明：此程序是用VHDL语言描写的全加器程序，从顶层开始设计的-This procedure is described using VHDL full adder program, designed to start from the top
<魏银玲> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] vga_pannel_design

说明：verilog代码写的控制vga显示的实例，利用状态机进行描述，很好的参考例子-verilog language write serial fifo instance, because the serial port speed is relatively slow, a lot of the interface will use fifo buffer
<崔帅> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] Lab3_mux24a

说明：4位2选1多路选择器的设计与实现。nexy3开发板。本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3.
<penglx1803> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] exp5

说明：用 VHDL 语言设计一半加器电路，然后用元件例化（COMPONENT）语句调用两个半加器电路，用结构描述实现一个全加器。-Design using VHDL half-adder circuit, and then use component instantiation (COMPONENT) statement invokes two half adder circuit, with the structure described
<YCZ> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] shiyan44

说明：EDA学习资料，是EDA技术的一种应用，可以提高初学者的学历能力-EDA learning materials, it is a kind of application of EDA technology, can improve the degree of beginners
<hedonggua> 在 2025-04-24 上传 | 大小：98kb | 下载：1

[VHDL编程] sony_ccd

说明：SONY CCD DIRIVER，VERILOG
<444444> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] VHDL-Code-and-TestBench-Code

说明：实现了三个功能电路的程序：时钟分频电路；移位寄存器；序列检测器。-Including three parts:frequency divider shifting register sequential detector
<jimmy020> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] MUX4_1_2bits_fonction

说明：this project about multiplexer four to one compiled and implanted in cart fpga xilinx 3E, with file .bit
<gps> 在 2025-04-24 上传 | 大小：98kb | 下载：0

[VHDL编程] and_beh

说明：this program is done in verilog hdl and it is program of AND gate BEHVIORAL level modeling program-this program is done in verilog hdl and it is program of AND gate BEHVIORAL level modeling program
<hetang> 在 2025-04-24 上传 | 大小：98kb | 下载：0