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[VHDL编程quartus0modelsim0simulation

说明:quartus用modelsim仿真.pdf 内容不错,乘法实用-using modelsim for quartus simulation
<张阳> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程DDSyuanma

说明:DDS波形发生器 (Synplify pro 编译通过)--输出频率 Fout = Fclk*2^M/2^N--分辨率 Fclk/2^N--最大输出频率 Fout = Fclk*50 (理论值,抽样定理)-DDS Waveform Generator (Synplify pro compiler through)- the output frequency Fout = Fclk* 2 ^ M/2 ^ N- Resolution Fcl
<lishaozhe> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程adder16

说明:adder16 16位加法器-adder16
<fanpei> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程qiche.doc

说明:随着经济社会的快速发展越来越多的人拥有了自己的汽车,安全行驶也越来越受到人们的重视,而汽车尾灯正确的闪亮对安全行驶起着不容忽视的作用。-With the rapid economic and social development of more and more people have their own car, safe driving more and more attention has been paid, and taill
<quanguoxiang> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程sm

说明:This example shows how a Sm component is directly coded in VHDL as concurrent statements. The multiplexor is coded as a single "when" statement. "Sm" is mnemonic for subtractor-multiplexor.
<Gopi> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程VHDL

说明:用 VHDL 语 言 设 计 流 水 操 作-Operation with the VHDL language design flow
<xie> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程mul_ser12

说明:本源码是用Verilog编写的12位移位相加乘法器的设计源码,开发软件为MAX+PLUS,已经测试通过。-The Verilog source code is written in the sum of 12-bit shift multiplier design source code, developing software for the MAX+ PLUS, has been tested.
<Aaran> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程FIR_FPGAlllll

说明:本文运用vhdl语言,研究了对于FIR滤波器(流水线)的实现与改进,欢迎学习-In this paper, vhdl language study for the FIR filter (line) implementation and improvement are welcome to learn
<zhaobinnan> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程clocknumber

说明:最新数字钟,毛刺极少,运行方便快捷,仿真良好-The latest digital clock, very few glitches, convenient operation, good simulation
<yucia> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程FPGA_ad2s82

说明:双通道AD2s82测角系统的FPGA控制器实现-FPGA controller for dual-channel AD2s82 angle measuring system
<> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程eda

说明:奇偶分频,使用Verilog HDL编写,能实现奇数,偶数分频-Parity divide
<易念> 在 2025-03-26 上传 | 大小:298kb | 下载:0

[VHDL编程counter

说明:用vhdl语言,在QuartusII下,时序逻辑电路设计(带置位的异步可逆(加1或减1)6进制计数器)-With vhdl language, in QuartusII under sequential logic circuit design (set asynchronous reversible (plus or minus) hexa counter)
<李晶盈> 在 2025-03-26 上传 | 大小:298kb | 下载:0
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