[VHDL编程] statemachine

说明：RTL级verilog代码 用状态机实现 将输入数据写入16位寄存器，输出其除以7所得的余数（4位）-RTL-lever verilog code Using FSM to realize the following function:input the data into a 16bit register, divide it by 7, and output the 4-bit remainder
<Gary> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] add3

说明：used to add three 4bit numbers
<cyril> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] and4

说明：used for logical and-ing two 1-bit numbers
<cyril> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] mult

说明：used for multiplexing
<cyril> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] 32bitCLA

说明：a carry look ahead adder
<cyril> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] traffc_lght

说明：my project code of traffic light controller in vhdl
<divya> 在 2025-03-26 上传 | 大小：308kb | 下载：0

[VHDL编程] MA_HOA_MANCHESTER

说明：MANCHESTER ENCODING IN VHDL
<nguyen> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] state-machine

说明：状态机，独热码实验，简单的Verilog语言设计For NJU，简单易行-State machine, one-hot code experiment, a simple Verilog language design For NJU, simple
<戴连鹏> 在 2025-03-26 上传 | 大小：566kb | 下载：0

[VHDL编程] Timer

说明：计时器的设计，在Quartus II上运行通过，FOR NJU Cser。使用了signaltap-The design of the timer, run by the Quartus II, FOR NJU Cser. Used signaltap
<戴连鹏> 在 2025-03-26 上传 | 大小：1.84mb | 下载：0

[VHDL编程] Counter

说明：计时器的设计，在Quartus II上运行通过，简单易用，主要是For NJU CSers-The design of the timer, run by the Quartus II, easy to use, mainly For NJU CSers
<戴连鹏> 在 2025-03-26 上传 | 大小：805kb | 下载：0

[VHDL编程] I2C_Verilog_Model

说明：该源程序包是I2C的Verilog语言模型，包括以下4个部分：RTL源代码，测试平台，软件仿真代码，说明文件。-This source package is I2C bus model based on Verilog language. It has the following 4 parts: RTL code, testbench, sofeware simulating code, help document.
<jinjin> 在 2025-03-26 上传 | 大小：356kb | 下载：0

[VHDL编程] SD_Controller_Verilog

说明：该程序包是SD卡/MMC卡控制器SDC的verilog语言包，它包括以下4部分：RTL源代码，测试平台，软件仿真文件，说明文件。-This source package is the SD card and MMC card controler model based on the Verilog language. It has the following 4 parts: RTL language, testbench, softw
<jinjin> 在 2025-03-26 上传 | 大小：1.58mb | 下载：0