[VHDL编程] Example-b4-1

说明：Altera基本宏功能应用设计实例  “\Example-b4-1\Project”目录下为设计工程  “\Example-b4-1\Solution”目录下为正确的解决方案，仅供读者参考 -Application of the basic macro features Altera Design
<king> 在 2025-03-28 上传 | 大小：296kb | 下载：0

[VHDL编程] doubleportram

说明：高速双端口RAM的vhdl实现。包含仿真波形-High-speed dual-port RAM realize the VHDL. Contains the simulation waveform
<liujingxing> 在 2025-03-28 上传 | 大小：296kb | 下载：0

[VHDL编程] code

说明：一些程式 請大家 多多關照-Some programs more concern please .........
<林> 在 2025-03-28 上传 | 大小：296kb | 下载：0

[VHDL编程] MultBCD

说明：Multiplier BCD - vhdl-Multiplier BCD- vhdl
<svxiuh> 在 2025-03-28 上传 | 大小：296kb | 下载：0

[VHDL编程] ALU

说明：算数逻辑单元，实现算数加、减，加1、减1运算和逻辑与、或、非和传递-Arithmetic logic unit, to achieve arithmetic add, subtract, plus one, minus one operation and logical AND, OR, and transmission of non-
<龙一> 在 2025-03-28 上传 | 大小：296kb | 下载：0

[VHDL编程] vhdlszz

说明：VHDL源码 VHDL源码 VHDL源码 VHDL源码 VHDL源码 -VHDL source code
<qinchengyu> 在 2025-03-28 上传 | 大小：296kb | 下载：0

[VHDL编程] bpsk

说明：BPSK- Design and implementation of BSPK modulation and demodulation.. using sine wave-BPSK- Design and implementation of BSPK modulation and demodulation.. using sine wave..
<kalyan> 在 2025-03-28 上传 | 大小：297kb | 下载：0

[VHDL编程] Architecture-for-Dataflow-Graphs-with-Feedback.ra

说明：Architecture for Dataflow Graphs with Feedback
<duyphan> 在 2025-03-28 上传 | 大小：297kb | 下载：0

[VHDL编程] xapp1082-zynq-eth

说明：PS and PL Ethernet Performance and Jumbo fr a me Support with PL Ethernet in the Zynq-7000 AP SoC 是学习Vivado 入门文档，源自xilinx，权威易懂 -PS and PL Ethernet Performance and Jumbo fr a me Support with PL Ethernet in the Zynq-7
<jiluping> 在 2025-03-28 上传 | 大小：297kb | 下载：0

[VHDL编程] AVA6SV2_DIPLED

说明：A project in vhdl that uses 74hc595 to read up to 16 key and write to 4*7seg simultaneously in pure vhdl code.
<mehdi> 在 2025-03-28 上传 | 大小：297kb | 下载：0

[VHDL编程] VDMA

说明：zynq7000平台上的vdma应用实例，适用于PL部分到 PS部分的高速图像传输。-vdma example on zynq7000， which is very useful to image communications between PL and PS
<haytress> 在 2025-03-28 上传 | 大小：297kb | 下载：0

[VHDL编程] deng

说明：模60计数器，适应verilog 语言实现，一个小程序，联系制作(A module 60 counter, implemented in the Verilog language)
<wiyucx > 在 2025-03-28 上传 | 大小：297kb | 下载：0