[VHDL编程] test_com

说明：本实验是用来测试FPGA和串口之间的通信的，FPGA发数据读串口的写数据，再发到串口显示出来。-This experiment is used to test the communication between the FPGA and the serial port of, FPGA send data read write serial port data, and then sent to the serial port is d
<郝春贺> 在 2025-02-27 上传 | 大小：542kb | 下载：0

[VHDL编程] zhengxuanbo

说明：产生正弦波的vhdl代码，输出显示波形标准，没有明显的波形失真。-Vhdl code for sine wave generation, the output waveform standards, no significant waveform distortion.
<yangxiao> 在 2025-02-27 上传 | 大小：542kb | 下载：0

[VHDL编程] pwm

说明：一个用vhdl语言编程的可以实现pwm方波的简单程序-A programming language with vhdl pwm square wave can be achieved simple program
<alice> 在 2025-02-27 上传 | 大小：542kb | 下载：0

[VHDL编程] _10_lcd1602_clock

说明：FPGA内部产生时钟信号并控制lcd1602显示-FPGA internally generated clock signal and control lcd1602 display
<h15945> 在 2025-02-27 上传 | 大小：542kb | 下载：0

[VHDL编程] create_pulse

说明：使用 verilog hdl 创建指定频率的脉冲-create the fre with verilog hdl
<王强> 在 2025-02-27 上传 | 大小：542kb | 下载：0

[VHDL编程] ljj

说明：hs0038的红外接收程序，用于接收遥控器的信号-the driver for hongwai receive
<ljj> 在 2025-02-27 上传 | 大小：543kb | 下载：0

[VHDL编程] mobilephon-sound

说明：this is musicbox mobilephon bell sound is played by this code
<hyung> 在 2025-02-27 上传 | 大小：543kb | 下载：0

[VHDL编程] acquisition_ad9887a1.3

说明：FPGA 将ad9887a输出的数据写入FIFO_00中，并计数输入的点频，行频和当前行频。将计数的点频，行频和场频数，以及行场信号输出信号（高电平有效）。 点频计数值为前一行的数据量。行频计数输出是前一场的计数。当前行频计数输出是当前行在这一场的行数。-FPGA will ad9887a output data is written FIFO_00 in and point counting input frequency, li
<周新云> 在 2025-02-27 上传 | 大小：543kb | 下载：0

[VHDL编程] VHDL

说明：一个VHDL的教程，有例子，上手比较快的。-A VHDL tutorial, there are examples to get started faster.
<谭松清> 在 2025-02-27 上传 | 大小：543kb | 下载：0

[VHDL编程] DENG-JING-DU

说明：基于FPGA的等精度频率计设计，实现百万分之一的误差精度-FPGA-based design and other precision frequency to achieve the accuracy of one millionth of error
<范庆斌> 在 2025-02-27 上传 | 大小：543kb | 下载：0

[VHDL编程] ping_pang

说明：编写的乒乓球游戏程序，包括原文件和仿真文件等，注释详细-Writing table tennis games, including the original files and simulation files, detailed notes
<john> 在 2025-02-27 上传 | 大小：543kb | 下载：0

[VHDL编程] time

说明：Verilog语言编写的，利用分频定时器的方法在数码管上显示0-59 按秒显示。-Verilog language, the method of the dividing timer is displayed on the digital display 0-59 seconds.
<刘欣> 在 2025-02-27 上传 | 大小：543kb | 下载：0