文件名称:time

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2015-06-26
  • 文件大小:
  • 543kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 刘*
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  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

Verilog语言编写的,利用分频定时器的方法在数码管上显示0-59 按秒显示。-Verilog language, the method of the dividing timer is displayed on the digital display 0-59 seconds.
(系统自动生成,下载前可以参看下载内容)

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zuoye

.....\Waveform1.vwf

.....\clock.asm.rpt

.....\clock.done

.....\clock.eda.rpt

.....\clock.fit.rpt

.....\clock.fit.summary

.....\clock.flow.rpt

.....\clock.map.rpt

.....\clock.map.smsg

.....\clock.map.summary

.....\clock.pin

.....\clock.pof

.....\clock.qpf

.....\clock.qsf

.....\clock.qws

.....\clock.sim.rpt

.....\clock.tan.rpt

.....\clock.tan.summary

.....\clock.v

.....\clock.v.bak

.....\clock.vwf

.....\clock_nativelink_simulation.rpt

.....\db

.....\..\add_sub_3kh.tdf

.....\..\add_sub_7ph.tdf

.....\..\add_sub_8ph.tdf

.....\..\add_sub_m9c.tdf

.....\..\add_sub_n9c.tdf

.....\..\add_sub_nnh.tdf

.....\..\add_sub_o9c.tdf

.....\..\add_sub_p9c.tdf

.....\..\add_sub_pnh.tdf

.....\..\add_sub_q9c.tdf

.....\..\alt_u_div_lke.tdf

.....\..\clock.asm.qmsg

.....\..\clock.cbx.xml

.....\..\clock.cmp.cdb

.....\..\clock.cmp.hdb

.....\..\clock.cmp.logdb

.....\..\clock.cmp.rdb

.....\..\clock.cmp.tdb

.....\..\clock.cmp0.ddb

.....\..\clock.db_info

.....\..\clock.eco.cdb

.....\..\clock.eda.qmsg

.....\..\clock.eds_overflow

.....\..\clock.fit.qmsg

.....\..\clock.fnsim.cdb

.....\..\clock.fnsim.hdb

.....\..\clock.fnsim.qmsg

.....\..\clock.hier_info

.....\..\clock.hif

.....\..\clock.lpc.html

.....\..\clock.lpc.rdb

.....\..\clock.lpc.txt

.....\..\clock.map.cdb

.....\..\clock.map.hdb

.....\..\clock.map.logdb

.....\..\clock.map.qmsg

.....\..\clock.pre_map.cdb

.....\..\clock.pre_map.hdb

.....\..\clock.rpp.qmsg

.....\..\clock.rtlv.hdb

.....\..\clock.rtlv_sg.cdb

.....\..\clock.rtlv_sg_swap.cdb

.....\..\clock.sgate.rvd

.....\..\clock.sgate_sm.rvd

.....\..\clock.sgdiff.cdb

.....\..\clock.sgdiff.hdb

.....\..\clock.sim.cvwf

.....\..\clock.sim.hdb

.....\..\clock.sim.qmsg

.....\..\clock.sim.rdb

.....\..\clock.simfam

.....\..\clock.sld_design_entry.sci

.....\..\clock.sld_design_entry_dsc.sci

.....\..\clock.syn_hier_info

.....\..\clock.tan.qmsg

.....\..\clock.tis_db_list.ddb

.....\..\clock.tmw_info

.....\..\lpm_divide_02m.tdf

.....\..\lpm_divide_3ql.tdf

.....\..\prev_cmp_clock.asm.qmsg

.....\..\prev_cmp_clock.eda.qmsg

.....\..\prev_cmp_clock.fit.qmsg

.....\..\prev_cmp_clock.map.qmsg

.....\..\prev_cmp_clock.qmsg

.....\..\prev_cmp_clock.sim.qmsg

.....\..\prev_cmp_clock.tan.qmsg

.....\..\sign_div_unsign_9kh.tdf

.....\..\wed.wsf

.....\incremental_db

.....\..............\README

.....\..............\compiled_partitions

.....\..............\...................\clock.root_partition.map.kpt

.....\simulation

.....\..........\modelsim

.....\..........\........\clock.sft

.....\..........\........\clock.vo

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