[VHDL编程] VHDL 倒计时

说明：VHDL实现 下载可运行
<shushanfu@yahoo.com.cn> 在 2011-03-09 上传 | 大小：649.68kb | 下载：0

[VHDL编程] DW8051

说明：大名鼎鼎的Synopsys公司出的8051IP Core VHDL语言编写，能被keilC51支持-famous Synopsys Core 8051IP the VHDL language, can be supported keilC51
<李无志> 在 2025-02-24 上传 | 大小：649kb | 下载：0

[VHDL编程] 8051参考设计_Oregano System 提供_vhdl

说明：8051参考设计，与其他8051的免费IP相比，文档相对较全，Oregano System 提供-8051 reference design, and other free IP in 8051 compared to relatively entire document, Oregano System for
<陈旭> 在 2025-02-24 上传 | 大小：649kb | 下载：0

[VHDL编程] STEP_MOTOR_DEGREE_FORWARD_REVERSE_LCD

说明：將正在順時針或逆時針旋轉的步進馬達目前角度顯示在ＬＣＭ上。-will is clockwise or anti-clockwise rotation of the stepper motor show in the current perspective on the LCM.
<陳大衛> 在 2025-02-24 上传 | 大小：649kb | 下载：0

[VHDL编程] vhdl

说明：电子书... ... ... ... ....vhdl-E-books ... ... ... ... ... ... ... ... .... vhdl
<> 在 2025-02-24 上传 | 大小：649kb | 下载：0

[VHDL编程] 68013FIFOIN

说明：Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序，实际测试可用。可以直接跟上位机连接，传输数据。-Verilog HDL prepared CY7C68013 SLAVE FIFO interface program, the actual test can be used. Keep pace with the digital machine can be directly connected to tr
<huanghui> 在 2025-02-24 上传 | 大小：649kb | 下载：0

[VHDL编程] FPGA

说明：基于FPGA的数字频率计的设计11利用VHDL 硬件描述语言设计,并在EDA(电子设计自动化) 工具的帮助下,用大规模可编程逻辑器件(FPGA/ CPLD) 实现数字频率计的设计原理及相关程序-FPGA-based design of digital frequency meter 11, the use of VHDL hardware descr iption language design, and EDA (electronic
<董晨晨> 在 2025-02-24 上传 | 大小：650kb | 下载：0

[VHDL编程] fm

说明：VHDL设计全数字FM接收机 资料大小：650KB 运行环境：Windows -VHDL design of all-digital FM receiver Data Size: 650KB operating environment: Windows
<古月> 在 2025-02-24 上传 | 大小：650kb | 下载：0

[VHDL编程] elpiano

说明：自己写的FPGA实现电子琴的VHDL程序，曲目是两只老虎，用到一些模块，和片内存储间，-FPGA realization of his keyboard to write the VHDL program, tracks are two tigers, a number of modules used, and on-chip storage room, huh, huh
<zheng> 在 2025-02-24 上传 | 大小：650kb | 下载：0

[VHDL编程] 42S83200B-16160B

说明：详细介绍了SDRAM的时序控制，如果使用VHDL代码从SDRAM中读取数据。-Details of the SDRAM timing control, if you use VHDL code to read data from the SDRAM.
<wang yong> 在 2025-02-24 上传 | 大小：650kb | 下载：0

[VHDL编程] jianyiluojifenxiyi

说明：基于verilog 的简易逻辑分析仪，已经过调试-Simple verilog based logic analyzer, has been testing
<李康> 在 2025-02-24 上传 | 大小：650kb | 下载：0

[VHDL编程] shuzizhonganjian

说明：设计一个数字钟，本设计要求一个12进制或24进制的具有时、分、秒计时功能的数字钟，并能进行时和分的调整。-Design a digital clock, this design requires a 12 or 24 hexadecimal hexadecimal have the hours, minutes, seconds, chronograph function digital clock, and can be adjust
<bian> 在 2025-02-24 上传 | 大小：650kb | 下载：0