[VHDL编程] Fifo

说明：一个FIFO源代码，基于Altera FPGA-A FIFO source code, based on Altera FPGA
<jiashengwen> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] EG7014_v1.0

说明：用于fpga对EG7014液晶屏的刷新显示。avalone接口。-For the FPGA on the EG7014 LCD display refresh. avalone interface.
<> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] loop

说明：对锁相环路的仿真，二阶环的仿真与分析都可以通过这个文件来到完成-Simulation of PLL, second-order loop simulation and analysis can be completed by the adoption of the document came
<夺取> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] dcm2

说明：基于Xilinx Vertex4的可综合的二级DCM模块源代码，可生成400Mhz时钟信号-Based on Xilinx Vertex4 of two integrated DCM module source code, can generate 400Mhz clock signal
<云> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] qudou

说明：通用的基于状态机的VHDL按键及信号去抖动模块，非常有用-Generic VHDL-based state machine keys and signal to the jitter module, very useful
<云> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] cd

说明：通过在进程1中检测时钟上升沿，循环累加，触发进程2，一次输出高电平，使灯发光-1 in the process of testing the clock rising edge, cycle accumulate, triggering the process of 2, a high output, so that LED lamp
<张力> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNTER

说明：对外部输入的高频脉冲信号进行分频，应用于FPGA/CPLD .-External input of high-frequency pulse signal frequency, applies to FPGA/CPLD.
<fsdfe> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：基于Verilog的除法器设计，可以直接在Q2里面运行哦~-Verilog-based design of the divider, which can be run directly in Q2 Oh ~
<谢玮霖> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] keyscanverilog

说明：键盘扫描代码，4*4，verilog的，谢谢大家支持-Keyboard scan code, 4* 4, verilog, and thank you for support
<徐胤> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] milixingzhuangtaiji

说明：米立型状态机的输出变化要提前一个周期，即一旦输入信号或状态发生变化，输出信号立刻发生变化。-M-li-type state machine to advance the output changes in a cycle, that is, once the input signal or status change, the output signal of immediate change.
<孙超> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] zj

说明：vhdl编程 实现移位寄存器 左移动和右移动-VHDL Programming shifter left and right moving mobile
<wangjun> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] 11

说明：VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同，也请自行修改。 如发现错误请来信指正或在BBS上提出。 -VHDL syntax support is not the same as the scope, the following
<夏巍> 在 2024-12-25 上传 | 大小：1kb | 下载：0