[VHDL编程] mapperSharp1(16QAM)

说明：This the code for the mapper in the verilog code.-This is the code for the mapper in the verilog code.
<rion> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] key_test

说明：采样按键输入，按20ms周期实现按键毛刺消除功能-Sampling key value, to achieve key-glitch elimination function
<钟庆> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] vending-machine

说明：to increase the speed/Performance of the system the UT (Urdhva Triyambhayam) multiplier is used. UT Multiplier [10] is an cient methodology of Indian mathematics as it contains 16 SUTRAS (formulae). A high speed mu
<sid> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] mealy_0011_detector

说明：Key detector a given bit stream-Key detector a given bit stream
<Toi> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] TB_Read_Write_File_vhd

说明：Simplified VHDL testbench: Read/Write from/to Text File.
<AhMahdi> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] mac_accumulator

说明：VHDL Multiplier Adder Accumulator together with Test Bench.
<AhMahdi> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] softerror

说明：A Low-Cost, Systematic Methodology for Soft Error
<Yagni> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] AD4360config

说明：此代码是ADI公司的锁相频率合成芯片ADF4360配置程序，采用Verilog HDL语言编程，并且经过实验验证。-This code is ADI PLL frequency synthesizer chip ADF4360 configuration procedures, using Verilog HDL language programming, and after experimental verification.
<蒋相> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：运用Verilog语言，基于FPGA的key button等开关消抖，按键消抖电路设计。-The use of Verilog language, based on the FPGA key button, such as switching jitter, the key to eliminate jitter circuit design.
<闫浪涛> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] divider1-(3)

说明：Code for divider is written in Verilog where divider and dividend both are of 8 bits. Division is done using continuous subtraction method until the divisor becomes greater or equal to dividend.
<bcd> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] encoder

说明：The code for 8 to 3 encoder is written in Verilog language.
<bcd> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] convolution

说明：Source code for convolution of two complex number is written in Verilog language
<bcd> 在 2025-02-02 上传 | 大小：1kb | 下载：0