[VHDL编程] vga

说明：This VHDL sample demonstrates how to generate a VGA signal to make it possible to connect an FPGA to a monitor. Written for Mimas v2, but probably easily adapted to any other board with a VGA connector on it (that can al
<Ruben> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] clock_monitor

说明：时钟监测模块，在系统运行过程中，时刻保持对时钟频率的检测-Clock detection module, the system is running, keep the clock frequency detection
<zhangxin> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] Edge_Detection

说明：信号的边缘检测，把一个频率较低的信号转为索需要的时钟频率的信号-Edge detection signal, the low-frequency signal into a signal cable required clock frequency
<商不起> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_module

说明：使用FPGA编辑Verilog语言来实现控制SPI，完成SPI时序，并在该时序下实现数据的传输和接收。-FPGA and SPI
<gxb> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] DIV

说明：最新修改 veilog 除法器，32位除16位，输出数据锁存-//divider dividend divisor* quotient+ remainder //dividend 32 bit //divisor 16 bit //quotient 32 bit //remainder 32 bit //need 32 clk to finish the calculation //start
<顺星> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] adc_ltc238016

说明：LTC238016fa VHDL execution code
<shyamu> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo_rs232

说明：从FIFO到到RS232的实现，用于接收和缓存数据-TripAdvisor RS232 FIFO implementation for receiving data and cache
<xiewh> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_ip

说明：SPI总线的IP核，可以实现半双工spi通信-SPI bus IP core, can achieve half-duplex communication spi
<xiewh> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] rs232

说明：RS232总线协议ip，可以实现上位机通信-RS232 bus protocol ip, PC communication can be achieved
<xiewh> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] 7-BCD

说明：7段数码管控制接口程序和对初始频率为50MHZ的时钟的分频程序-7-segment control interface program and the initial frequency of 50MHZ clock divider program
<李康康> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR_lowpass

说明：一个FIR低通滤波器的fpga源码，可以应用于通信调制成型滤波器参考代码-A FIR low-pass filter in the fpga source code, can be used in the communication reference code modulation shaping filter
<右下角> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] interpolate4

说明：调制信号后4倍内插的verilog代码，用于基带成型滤波器输入数据-4 times after modulation signal interpolation verilog code, used to baseband shaping filter input data
<右下角> 在 2025-02-02 上传 | 大小：1kb | 下载：0