[VHDL编程] uart_tx

说明：基于verilog的uart发送模块，具有可选择的奇偶校验功能，经过modelsim仿真可用。-Based on the uart verilog transmit module with selectable parity function, available through modelsim simulation.
<Liu> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：基于verilog的uart接收模块，16倍波特率采样，具有可选择奇偶校验功能，仿真成功。-Based verilog the uart receiver module, sampling 16 times the baud rate, parity function with selectable, successful simulation.
<Liu> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_write

说明：基于veriloghdl语言的spi接口的写操作功能实现，程序经过了modelsim的仿真和上板的调试，功能正常。-the achieviation of spi interface based on the VerilogHdl language
<huowuzui> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] rgb1

说明：红绿灯交通灯的设计，通过规定时间红绿灯的转变实现交通灯的控制-Traffic light traffic light design, implementation, control traffic lights traffic light changes by a predetermined time
<高雅> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] UART_Send_handle

说明：这是一个很好的基于verilog的串口通信422模块，已经经过多次验证，绝对可靠，可直接使用，本人已在工程中多次使用，无误差-This is a good serial communication based on Verilog 422 module, has been repeatedly verified, absolutely reliable, can be used directly, I have repeatedly u
<yupeng> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] fir25

说明：用VDHL写的25阶对称FIR滤波器，在塞克隆3FPGA下验证没有问题（AD采样时钟50Mhz，这个对硬件设计有点要求），里面调用官方乘法器API，要节省资源可以采用CSD编码转换乘法器，可以减少一半以上的资源-VDHL written by a 25th order symmetric FIR filter in Seke Long 3FPGA under verify that no problem (AD sampling clo
<wangjin> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] SEG_CLOCK

说明：seg clk seg clk seg clk-seg clkseg clkseg clkseg clkseg clk
<yunU> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] alphabeta_transform

说明：alpha beta transformation, for FPGA synthesis and implementation
<wahib> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] myAdc9248

说明：CycloneIV控制采样芯片AD9248-20MHz，VHDL语言-CycloneIV control sampling chip AD9248-20MHz, VHDL language
<wineworm> 在 2025-01-22 上传 | 大小：1kb | 下载：1

[VHDL编程] Filter_Convolution_Example

说明：Example of a convolution filter implemented in Vivado HLS, the high level synthesis tool Xilinx-Example of a convolution filter implemented in Vivado HLS, the high level synthesis tool Xilinx
<rickyalbert> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] synd

说明：Syndrome calculator basic unit for reed solomon decoder in verilog language
<humberto> 在 2025-01-22 上传 | 大小：1kb | 下载：0

[VHDL编程] behavioral-hmwk5

说明：Design a synchronous circuit which monitors a 3-bit code as the input. If the code has a constant value in four consecutive clock cycles, a flag is activated.
<mafa87> 在 2025-01-22 上传 | 大小：1kb | 下载：0