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[VHDL编程minute_ct

说明:采用VHDL语言设计的分钟计时器,是时钟设计的一部分,已仿真和测试通过。-Design using VHDL-minute timer, the clock part of the design, simulation and testing has been passed.
<xzb> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程plx_r

说明:vhdl中的频率锁相环部分,完成时钟配置-part of the frequency locked loop vhdl complete clock configuration
<mu> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程CRC32

说明:CRC-32的VHDL程序。处理位宽为32位。-32 CRC-32 VHDL program
<梁洋> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程syn_fifo

说明:同步FIFO源代码,使用Verilog编写,用户可以轻松转换成VHDL。-Synchronized FIFO source code
<王敏志> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程Multiplier-code-with-testbench

说明:VHDL code for synthesizable Multiplier with testbench
<Tamoghna Purkaystha> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程uart

说明:一个实用的uart协议模块,使用verilog 实现-A practical uart protocol modules, use verilog to achieve
<lzc> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程shumaguan

说明:各种数码管显示源码,七段,八段,共阳共阴都有,且都经过仿真得到正确的波形 -Various digital display source, segment, eight out of a total of yin yang are, and have been to get the correct waveform simulation
<刘媛媛> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程dingshi

说明:定时器加数码管显示源码,以及test bench测试模块源码,经modelsim仿真结果正确-Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct
<刘媛媛> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程Structural-UpDown-Counter

说明:Structural UpDown Counter
<hadimk> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程ca_code

说明:nco的产生原理的相关代码;软件无线电、直接数据频 率合成器(DDS,Direct digital synthesizer)、快速傅立叶变换(FFT,Fast Fourier Transform) 等的重要组成部分,同时也是决定其性能的主要因素之一,用于产生可控的正弦波或余弦波。随着芯片集成度的提高、在信号 处理、数字通信领域、调制解调、变频调速、制导控制、电力电子等方面得到越来越广泛的应用-nco the generation pri
<李毅> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程AD9850-dds

说明:AD9850 DDS 驱动程序 下载值单片机即可使用-AD9850 DDS chip driver download value can be used
<kangxiaorong> 在 2024-11-21 上传 | 大小:1kb | 下载:0

[VHDL编程eatfish

说明:vhdl语言,可以实现大鱼吃小鱼功能的时钟仿真仿真,经过测试可用-vhdl language, can achieve ones devour function clock simulation simulation, tested available
<我有> 在 2024-11-21 上传 | 大小:1kb | 下载:0
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