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[VHDL编程Uart

说明:用FPGA,VHDL实现的Uart核,quartusII完整工程,实用-Using FPGA, VHDL realize the UART core, quartusII complete projects, practical
<wanyou> 在 2024-11-21 上传 | 大小:617kb | 下载:0

[VHDL编程FSK

说明:用vhdl写的fpga移频键控程序,控制灵活,完整工程-FPGA using VHDL written FSK procedures, control of a flexible, complete works
<wanyou> 在 2024-11-21 上传 | 大小:265kb | 下载:0

[VHDL编程Coder_8_3

说明:用verilog HDL实现了83编码器.-Verilog HDL achieved with 83 encoders.
<zhuangqi> 在 2024-11-21 上传 | 大小:81kb | 下载:0

[VHDL编程Compare_8_bits

说明:用VERILOG语言实现了8BIT编码器.-Realized using Verilog language 8Bit encoder.
<zhuangqi> 在 2024-11-21 上传 | 大小:91kb | 下载:0

[VHDL编程Decoder_3_8

说明:用VERILOG语言实现了常用3-8译码器.-Verilog language used to achieve a common decoder 3-8.
<zhuangqi> 在 2024-11-21 上传 | 大小:76kb | 下载:0

[VHDL编程Full_Adder

说明:用VERILOG语言实现了全加器,可综合可仿真通过-Verilog language used to achieve the full adder can be integrated to simulation through
<zhuangqi> 在 2024-11-21 上传 | 大小:70kb | 下载:0

[VHDL编程JK_FF

说明:用VERILOG语言实现了J-K触发器,可综合可仿真通过-Verilog language used to achieve the JK flip-flop can be integrated to simulation through
<zhuangqi> 在 2024-11-21 上传 | 大小:74kb | 下载:0

[VHDL编程pinlvji

说明:简单的数字频率计,source为输入,可以测量其频率,在maxplux中使用,需要标准的1hz时钟信号。-Simple digital frequency meter, source for the input, can measure their frequencies maxplux use, the need for standards 1Hz clock signal.
<xzy> 在 2024-11-21 上传 | 大小:6kb | 下载:0

[VHDL编程ps2_1

说明:
<黄龙> 在 2024-11-21 上传 | 大小:2kb | 下载:0

[VHDL编程transfer_1

说明:EDA实验--UART串口实验:UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位,次序遵循1位起始位、8位数据位(假定数据位为8位)、1位校验位(可选)、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的,发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位,确定rxd
<黄龙> 在 2024-11-21 上传 | 大小:2kb | 下载:0

[VHDL编程AvalonPwm

说明:SOPC实验--Hello World实验:启动Quartus II软件,选择File→New Project Wizard,在出现的对话框中填写项目名称 2、 点击Finish,然后选择“是”。选择Assignments→Device,改写各项内容。Family改为CycloneII,根据实验板上的器件选择相应的器件,本实验选择EP2C5T144C8,点击对话框中的Device & Pin Options,在Configuration
<黄龙> 在 2024-11-21 上传 | 大小:1.4mb | 下载:0

[VHDL编程8086vga

说明:
<wangdi> 在 2024-11-21 上传 | 大小:1.89mb | 下载:0
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