资源列表
[VHDL编程] Compare_8_bits
说明:用VERILOG语言实现了8BIT编码器.-Realized using Verilog language 8Bit encoder.<zhuangqi> 在 2024-11-21 上传 | 大小:91kb | 下载:0
[VHDL编程] Decoder_3_8
说明:用VERILOG语言实现了常用3-8译码器.-Verilog language used to achieve a common decoder 3-8.<zhuangqi> 在 2024-11-21 上传 | 大小:76kb | 下载:0
[VHDL编程] Full_Adder
说明:用VERILOG语言实现了全加器,可综合可仿真通过-Verilog language used to achieve the full adder can be integrated to simulation through<zhuangqi> 在 2024-11-21 上传 | 大小:70kb | 下载:0
[VHDL编程] transfer_1
说明:EDA实验--UART串口实验:UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位,次序遵循1位起始位、8位数据位(假定数据位为8位)、1位校验位(可选)、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的,发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位,确定rxd<黄龙> 在 2024-11-21 上传 | 大小:2kb | 下载:0