[VHDL编程] EDA_clock1

说明：电子秒表电路，可在开发版上下载运行，verlog开发-electronic stopwatch circuit may download the development version running verlog Development
<李佳丽> 在 2024-10-14 上传 | 大小：3400704 | 下载：0

[VHDL编程] FPFA-DSP

说明：FPGA可以实现DSP算法，本材料提供了详细的实现方法，对原理与实现给出清晰的思路，是FPGA开发参考的好资料。-FPGA can implement DSP algorithms, this material provides a detailed implementation methods, theory and implementation gives a clear idea is a good reference infor
<老五> 在 2024-10-14 上传 | 大小：3403776 | 下载：0

[VHDL编程] signal_gaojindu

说明：信号源的verilog代码,已经调试通过，很有参考价值-verilog code of signal source
<程南> 在 2024-10-14 上传 | 大小：3400704 | 下载：0

[VHDL编程] traffic_control1

说明：十字路*通灯控制。包括数码管时间显示，LCD显示，蜂鸣器驱动，课程设计，已经通过测试。-Crossroads traffic lights control. Digital tube display, LCD display, buzzer driver, curriculum design, has been tested.
<ksing> 在 2024-10-14 上传 | 大小：3400704 | 下载：0

[VHDL编程] UART_test

说明：EP2S90 进行RS232 通信的一种高效率算法的程序-An efficient algorithm for EP2S90 RS232 communication procedures
<fengdasa> 在 2024-10-14 上传 | 大小：3405824 | 下载：0

[VHDL编程] vga_dis_module

说明：VGA接口通信程序，欢迎大家下载交流！使用时需要修改对应引脚~-VGA interface communication program, are welcome to download the exchange! Need to be modified when using the corresponding pin ~
<李嘉琪> 在 2024-10-14 上传 | 大小：3404800 | 下载：0

[VHDL编程] EX4-DA_TLC5615

说明：主要实现AD转换模块的驱动，包括AD的测试模块。-The main driver to achieve AD conversion module, including AD test modules
<蔡润泽> 在 2024-10-14 上传 | 大小：3400704 | 下载：0

[VHDL编程] uart

说明：用verilog语言编写的串口读写程序，波特率可调，亲测可用。-this is a program for UART by verilog, which is useful.
<xuliming> 在 2024-10-14 上传 | 大小：3402752 | 下载：0

[VHDL编程] RQDQ-4

说明：4人抢答器，计时器和抢答器综合，开始抢答时，计时器从20s开始倒计时，如果无人抢答，计时器到0时报警器响3s，有人抢答，数码管会显示第几人抢答。-4 hours of answering device, timer and answer device synthesis, began to answer, the timer 20s countdown, if no one answer, the timer to 0 when th
<刘洋> 在 2024-10-14 上传 | 大小：3399680 | 下载：0

[VHDL编程] main

说明：嵌入式系统加密的FPGA实现源码，可直接用于工程(Embedded system encryption FPGA implementation source code, can be used directly for the project)
<松哥HIT > 在 2024-10-14 上传 | 大小：3401728 | 下载：0

[VHDL编程] dds6_ise12migration

说明：以DE2为开发平台，采用Veriolg语言编程，实现了DDS信号输出，频率，步进，波形输出均可调，采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性，可以满足一定的工程需求。(With DE2 as the development platform and Veriolg language programming, the DDS signal output, frequency, step and waveform out
<小小猪猪猪 > 在 2024-10-14 上传 | 大小：3405824 | 下载：0

[VHDL编程] S05_example_Network

说明：vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)
<kernelstory> 在 2024-10-14 上传 | 大小：3401728 | 下载：1