[VHDL编程] jpeg.tar

说明：JPEG is used for visual telephone and digital camera.-JPEG is used for visual digit telephone and al camera.
<> 在 2024-11-17 上传 | 大小：3.26mb | 下载：0

[VHDL编程] SIGNAL_ALL

说明：通信基带信号发生器的设计，采用单片机输入频率和波形，在FPGA中实现频率和波形生成-Communications base-band signal generator design, the use of single-chip input frequency and waveform, in the FPGA to achieve the frequency and waveform generation
<谭儆轩> 在 2024-11-17 上传 | 大小：3.26mb | 下载：0

[VHDL编程] jpeg.tar

说明：This project features a complete JPEG Hardware Compressor (standard Baseline DCT, JFIF header) with 2:1:1 subsampling, able to compress at a rate of up to 24 images per second (on XC2V1000-4 @ 40 MHz with resolution 352x
<Bill Guan> 在 2024-11-17 上传 | 大小：3.26mb | 下载：0

[VHDL编程] fpga

说明：大量VHDL语言的实例，很多都是非常经典的例子，是我学习FPGA过程中不断积累的。-VHDL example of a large number of languages, many of them are very classic example is the process I am constantly learning FPGA accumulated.
<但的东> 在 2024-11-17 上传 | 大小：3.25mb | 下载：0

[VHDL编程] LDPC

说明：基于quqrtus2的vhdl语言描述的LDPC的源程序，可以进行时序仿真》-ee
<王明> 在 2024-11-17 上传 | 大小：3.26mb | 下载：0

[VHDL编程] jpeg_ashu.tar

说明：its is jpeg interface in vhdl
<ashu> 在 2024-11-17 上传 | 大小：3.26mb | 下载：0

[VHDL编程] MFSG

说明：实现一个可变速率的伪随机码发生器。通过拨码开关实现模式选择，选择的模式会通过数码管显示出来，同时不同的模式对应不同码速率的伪随机码。-To achieve a variable rate of the pseudo-random code generator. Mode selection via DIP switch, the mode selected by the digital display, and different mo
<余冰雁> 在 2024-11-17 上传 | 大小：3.25mb | 下载：0

[VHDL编程] uartverilog

说明：自己改的一个串口程序的代码，可以通信- It ourselves a serial program code, can communication。。。。
<曾浩> 在 2024-11-17 上传 | 大小：3.25mb | 下载：0

[VHDL编程] pinlvji

说明：数字电路课程设计，原理图实现设计一个频率计-Digital circuit design, schematic design to achieve a frequency meter
<王威> 在 2024-11-17 上传 | 大小：3.25mb | 下载：0

[VHDL编程] DE1_SoC_Audio

说明：声音录制、播放的Verilog代码，用于Altera Cyclone V SOC. 写时适配的是DE1-SOC开发板。-Audio recording and playing code for Altera Cyclone V SOC FPGA. Code was designed for DE1-SOC development board, but could be reference for other boards.
<比鼻> 在 2024-11-17 上传 | 大小：3.25mb | 下载：0

[VHDL编程] CPU_16bit

说明：一个五段流水的16位cpu vhdl源码，可综合也可仿真(A five section of the 16 bit CPU VHDL source code, can be integrated can also be simulated)
<sunrihui > 在 2024-11-17 上传 | 大小：3.25mb | 下载：0

[VHDL编程] dds6_ise12migration

说明：以DE2为开发平台，采用Veriolg语言编程，实现了DDS信号输出，频率，步进，波形输出均可调，采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性，可以满足一定的工程需求。(With DE2 as the development platform and Veriolg language programming, the DDS signal output, frequency, step and waveform out
<小小猪猪猪 > 在 2024-11-17 上传 | 大小：3.25mb | 下载：0