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[VHDL编程] combinational_divider
说明:参数可配置的除法器verilog源代码,验证通过-verilog soure code for divider with configurable parameters<shuanghx> 在 2024-11-19 上传 | 大小:1kb | 下载:1
[VHDL编程] filer_pipeline
说明:基于流水线的滤波器的设计与实现,verilog代码,xilinx,ISE,-Based on the assembly line of the design and realization of the filter, verilog code, xilinx, ISE,<洪依> 在 2024-11-19 上传 | 大小:1kb | 下载:0