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[VHDL编程] serialports2
说明:使用verilog以及VHDL编写的将串口数据转换为32位并口数据,作为FPGA和DSP接口使用(DSP型号:6205)-Use verilog and VHDL will be prepared by a 32-bit serial data into parallel data, as the FPGA, and DSP interface (DSP Model: 6205)<yaota> 在 2025-02-04 上传 | 大小:804kb | 下载:0
[VHDL编程] cordic_verilogfiles
说明:Design of FFT on FPGA using VHDL<joseph> 在 2025-02-04 上传 | 大小:803kb | 下载:0
[VHDL编程] digital_clock
说明:verilog digital clock.四位 有计时器 有秒表 。是学生作业。 原创。 适合初步学习verilog的学生。 -verilog digital clock/4 bits/ up_down/stopwatch<shisaiyu> 在 2025-02-04 上传 | 大小:803kb | 下载:0
[VHDL编程] 13-traffic
说明:这是一个成功的交通灯VHDL和Verilog源代码,已在DH-33001开发板上调试成功。-This is a successful traffic lights VHDL and Verilog source code, in the DH-33 001 development board debugging.<hjs> 在 2025-02-04 上传 | 大小:804kb | 下载:0
[VHDL编程] buzz_ise9migration
说明:TISH PROGRAM VHDL CODE -THHIS CODE GOD FOR DRIVE BUZER IN ISE<mehdi> 在 2025-02-04 上传 | 大小:804kb | 下载:1
[VHDL编程] vgaxianshi
说明:基于Verilog语言是VGA显示电路设计文件、顶层设计文件-Based on Verilog language VGA display circuit design file, the top-level design file<lou> 在 2025-02-04 上传 | 大小:804kb | 下载:0
[VHDL编程] LCD_Driver_better
说明:this a characteristic 16x2 LCD Driver by VHDL-this is a characteristic 16x2 LCD Driver by VHDL<micro_elec_90> 在 2025-02-04 上传 | 大小:802kb | 下载:0
[VHDL编程] CacheFromScratchFinalWeek_ise12migration
说明:VHDL implementation of an 8-bit multilevel cache. Produces timing diagrams when run on a suitable IDE such as Xilinx.<Josh> 在 2025-02-04 上传 | 大小:803kb | 下载:0