[VHDL编程] lvds6

说明：实现了LVDS高速传输，对于相开发高速数据传输的人很有用。-Achieved high-speed LVDS for high-speed data transmission with the development of the people very useful.
<樊英平> 在 2025-02-05 上传 | 大小：703kb | 下载：0

[VHDL编程] C8051_mega_core.tar

说明：8051单片机软核，测试代码和仿真环境，可直接上fpga使用，是一个成熟的ip核。经本人仿真以及在fpga上测试，完全正常。-8051 soft ip core, testbench, simulation environment
<sdwsh> 在 2025-02-05 上传 | 大小：703kb | 下载：0

[VHDL编程] qnr

说明：量化取整的设计源代码及测试源代码，仿真结果图和分析-Quantify the source code to take the whole design and testing of source code, Simulation results and analysis
<cong> 在 2025-02-05 上传 | 大小：703kb | 下载：0

[VHDL编程] SDRAM-Verilog-HDL

说明：SDRAM控制器Verilog HDL-source-code.rar-SDRAM-controller-Verilog HDL-source-code.rar
<小单> 在 2025-02-05 上传 | 大小：703kb | 下载：0

[VHDL编程] 4cnt10-frequent

说明：可以检测输入信号的频率，已在QUARTUS7.2版本上验证通过-Can detect the input signal frequency, has been verified by the QUARTUS7.2 version
<圆子> 在 2025-02-05 上传 | 大小：703kb | 下载：0

[VHDL编程] 83399055ref-sdr-sdram-verilog

说明：Summary: InterPreTS (Interaction Prediction through Tertiary Structure) is a web-based version of our hod for predicting protein-protein interactions (Aloy and Russell, 2002, Proc. Natl Acad. Sci. USA, 99, 5896-5901). Gi
<wx> 在 2025-02-05 上传 | 大小：702kb | 下载：0

[VHDL编程] digital-clock

说明：此数字钟具有时，分，秒计时并显示功能； 2.能进行24/12小时制计时模块的切换； 3.具有校时，清除功能，能对时，分，秒进行调整； 4.具有整点报时功能：在59分51秒，59分53秒，59分55秒，59分57秒发出低音256HZ信号，在59分59秒发出一次高音1024HZ信号，音响持续一秒钟，在1024HZ音响结束时刻即为整点； -This digital clock with hours, minutes, seco
<颜汐> 在 2025-02-05 上传 | 大小：703kb | 下载：0

[VHDL编程] mux4booth

说明：fpga 使用verilog hdl 语言，quartusii 9.0编程环境，使用2booth算法设计的4bit乘法器。可以扩展为16bit乘法器。-fpga verilog hdl ，quartusii 9.0 ，2booth 4bit
<andrew> 在 2025-02-05 上传 | 大小：702kb | 下载：0

[VHDL编程] gate_vhdl

说明：移位寄存器。 移位寄存器。 移位寄存器。 -Shift register. Shift register. Shift register. Shift register. Shift register. Shift register.
<徐得森> 在 2025-02-05 上传 | 大小：702kb | 下载：0

[VHDL编程] exp3-SignedDivision

说明：有符号数除法，用移位法实现，需要Basys2硬件支持，更新了除数为-8的漏洞。-Signed division, achieved by shifting method requires Basys2 hardware support, updated the divisor is-8 vulnerabilities.
<黄森洪> 在 2025-02-05 上传 | 大小：702kb | 下载：0

[VHDL编程] assignment

说明：4*4乘法器，分层化，可扩展，含仿真结果，quartus12.1可用。 -4* 4 multiplier, hierarchical struction, including simulation results, quartus12.1 available.
<uu> 在 2025-02-05 上传 | 大小：702kb | 下载：0

[VHDL编程] 3.led

说明：自己根据教程编写的led程序，在电路板已经验证过，功能正常(According to the LED program compiled by the tutorials, it has been verified on the circuit board, and the function is normal.)
<hohohei> 在 2025-02-05 上传 | 大小：702kb | 下载：0