[VHDL编程] fpu_v18

说明：<Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.vhd pre_norm_mul.vhd mul_24.vhd vcom serial_mul.vhd post_norm_mul.vhd pre_norm_div.vhd serial_div.vhd
<陈朋> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] DDRSDRAMControllerverilogcode

说明：这个设计是使用Virtex-4实现DDR的控制器的，设计分为三个主要模块：Front-End FIFOs,DDR SDRAM Controller和Datapath Module。其中主要是DDR SDRAM Controller,当然还有测试模块。-This design is the use of Virtex-4 implementation of the DDR controller, the design is divided
<fdasfds> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] FPGA_DDR_SDRAMverilog

说明：基于Xilinx FPGA的DDRSDRAM的Verilog控制代码，使用的FPGA为Virtex-4，实现对DDRSDRAM的简单控制（对一系列地址的写入和读取）。-Xilinx FPGA-based DDRSDRAM the control of the Verilog code, the use of the FPGA for the Virtex-4, to achieve a simple DDRSDRAM control (
<姜琰俊> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] ISE_11.1_licgen_v2

说明：这是赛灵思公司新出的ISE 11的破解方法，很有用的啊，详细的应用见里面的介绍啊。-This is the new Xilinx ISE 11 out of the crack method, very useful, ah, the application of detailed introduction see inside ah.
<qinqiong> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] 2

说明：一个适合新手用的VHDL实用教程！！虽然不是很全面，的但是还不错-part2
<XC> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] Avt3S400A_Eval_MB_I2C_temp_v10_1_00

说明：xilinx fpga edk开发实例，用I2C总线控制温度传感器-xilinx fpga edk development examples, with the I2C bus control temperature sensor
<包宰> 在 2025-02-13 上传 | 大小：466kb | 下载：1

[VHDL编程] LIP6801CORE_audio_block

说明：Audip Block Verilog sourc code
<jc> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] CrossClock

说明：This paper explores the fundamentals of signal synchronization and demonstrates circuits a designer can use to handle signals that cross clock domains!
<qi> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] DDRSDRAMverilog

说明：本文介绍了sdram控制器的。本文附上了介绍文档，具有详细的说明。-This article describes the sdram controller. The attached introductory document, a detailed descr iption.
<夏建龙> 在 2025-02-13 上传 | 大小：465kb | 下载：0

[VHDL编程] qiangdaqi

说明：设计一个四路抢答器。抢答器必须具有互锁功能，同时抢答时每次只能有一个输出有效。同时，抢答时具有计时功能，限定选手的答题时间，在接近规定时间时进行提示，达到规定时间发出终止音。主持人可控制加分或减分。-Design a four-Responder. Responder must have the interlock function, while there can be only one answer when output is a
<周慧> 在 2025-02-13 上传 | 大小：465kb | 下载：0

[VHDL编程] FPGA-VGA

说明：基于FPGA VGA基本显示源码 晶振50M 分辨率 640 x 480-Based FPGA VGA basic source crystal display 640 x 480 resolution, 50M
<2633063> 在 2025-02-13 上传 | 大小：465kb | 下载：0

[VHDL编程] multiplier

说明：multiplier with HEX-LED indication. numbers from 0 to 9. tested on Altera DE2 and simulation.
<w3bpunk> 在 2024-11-08 上传 | 大小：465.67kb | 下载：0