[VHDL编程] sync(shipintongbuxinhao)

说明：基于QuartusII环境下以模块化的形式做成的视频复合同步信号。-QuartusII-based environment to create the form of modular composite video sync signal.
<邵捷> 在 2025-02-25 上传 | 大小：397kb | 下载：0

[VHDL编程] soc-gr0040-010309

说明：xsoc vhdl verilog risc cpu soc implementation in very liitle cpld or fpga
<urga turg> 在 2025-02-25 上传 | 大小：397kb | 下载：0

[VHDL编程] lcd_driver

说明：用FPGA控制12864液晶输出时钟信息 很好 可以根据自己的需要更改 -12864 LCD control with FPGA clock output information can be very good according to their need to change the
<刘军鹏> 在 2025-02-25 上传 | 大小：397kb | 下载：0

[VHDL编程] cheweideng

说明：用Verilog语言编写的车尾灯，用状态机来实现，3个LED显示左转，3个LED显示右转，6个灯显示刹车-Using Verilog language taillights, the state machine to achieve, three LED display left, three right LED display, six brake light display
<sky> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] SPI_Verilog

说明：SPI串行总线接口的VHDL代码，详细讲解实现过程。-SPI serial bus interface VHDL realization elaborate on the realization of the process.
<薛鹏展> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] High-Voltage-Generator

说明：基于UC3845的高压发生电路，将12V转化为400V的高压模块。-This source can used to design a high-voltage supply by used the chip of UC3845.
<陈盼辉> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] ThBird

说明：雷鸟车尾灯设计，采用VERILOG语言开发，大家可以逐渐熟悉状态机实验。-Thunderbird car taillight design, using VERILOG language, everyone can become familiar with the state machine experiment.
<仲崇鑫> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] jiaotongdeng

说明：Verilog编写的交通灯程序，Altera公司的DE2开发学习板。-Verilog prepared by the traffic lights program, Altera' s the DE2 development of learning board.
<ganding> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] DPSK

说明：DPSK调制信号的生成，通过MATLAB生成测试数据，用quartusII软件编译并仿真-DPSK signal
<舒占军> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] music_ic

说明：此為VHDL之音樂IC設計，透過Max Plus II將設計結果顯示。-This is the music of IC design VHDL, designed by Max Plus II results will be displayed.
<> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] 1602LCD_Verilog

说明：1602 显示的Verilog程序源码 很容易理解-Verilog 1602 display program source code is easy to understand
<changrenhe> 在 2025-02-25 上传 | 大小：396kb | 下载：0

[VHDL编程] 不用IP核设计乘法器

说明：VerilogHDL语言实现 不用IP核设计乘法器。(VerilogHDL language, do not use IP core design multiplier.)
<朱朱8 > 在 2025-02-25 上传 | 大小：396kb | 下载：0