[VHDL编程] clock24

说明：
<liujl> 在 2025-02-28 上传 | 大小：346kb | 下载：0

[VHDL编程] lunwen

说明：详细介绍了VHDL语言的功能，运用Quartus II 平台完成信号发生器的设计-Detailed VHDL language features, the use of Quartus II platform to complete the design of signal generator
<whxllw> 在 2025-02-28 上传 | 大小：346kb | 下载：0

[VHDL编程] SR_Latch

说明：RS_latch using vhdl, When using static gates as building blocks, the most fundamental latch is the simple SR latch, where S and R stand for set and reset. It can be constructed from a pair of cross-coupled NOR (Not OR)
<Seungyun> 在 2025-02-28 上传 | 大小：346kb | 下载：0

[VHDL编程] olb-0.5r1

说明：open source lattice boltzma-open source lattice boltzmann
<lishin> 在 2025-02-28 上传 | 大小：346kb | 下载：0

[VHDL编程] DDS

说明：基于EPM7128的数字合成信号发生器（DDS）设计。通过对EPM7128编程，组合出地址累加器、数据锁存器、256*8位ROM空间。外接DA可实现正弦波输出功能-EPM7128-based signal generator for digital synthesis (DDS) design. EPM7128 through programming, the combination of address accumulator, da
<xiaoyu> 在 2025-02-28 上传 | 大小：346kb | 下载：0

[VHDL编程] Xilinx-Configuraon-Reference-

说明：本应用笔记讨论的是Xilinx 的复杂可编程器件（CPLD）、现场可编程门阵列（FPGA）和PROM系列的配置和编程选项。它示意了每个系列的最常用的一些配置方法。-This application note of the discussion is the complex programmable device Xilinx (CPLD), field programmable gates array (FPGA) and PROM s
<崔健> 在 2025-02-28 上传 | 大小：345kb | 下载：0

[VHDL编程] caidengkongzhiqi

说明：一个使用vhdl语言设计的彩灯控制器，使彩灯（LED管）能连续发出四种以上不同的显示形式；多种花型可以自动变换，循环往复；彩灯变换的快慢节拍可以选择；具有清零开关。-A lantern controller design using vhdl language, lantern (LED tube) can continuously send more than four different display forms kinds o
<陈小龙> 在 2025-02-28 上传 | 大小：345kb | 下载：0

[VHDL编程] coregen_tutorial

说明：core generator vhdl book
<joshua dorafshan> 在 2025-02-28 上传 | 大小：345kb | 下载：0

[VHDL编程] MUX_4_8

说明：4通道8位带三态输出,以及经过验证确实可用，大家可以放心下载-4 channel 8 bits with tri-state outputs
<> 在 2025-02-28 上传 | 大小：345kb | 下载：0

[VHDL编程] bcdadd

说明：4-Bit BCD Adder in Verilog
<KinKer> 在 2025-02-28 上传 | 大小：345kb | 下载：0

[VHDL编程] led_24_terminal

说明：这是一段用VHDL语言写的24进制计数器，用数码管显示，我用了例化语句，分为24进制计数器模块，十位译码，个位译码，用cycloneII ep2系列实验板验证，能计数0~23。此程序还可以修改为100以内任何进制计数器。-This is a written in VHDL language 24 a binary counter, using digital tube display, I used the instantiated s
<高安> 在 2025-02-28 上传 | 大小：345kb | 下载：0

[VHDL编程] verilog_UART

说明：verilog语言 FPGA 串口收发模块，既可以接收也可以发送，可以自行更改波特率-Verilog language FPGA serial transceiver module, I can receive can send also to change the baud rate
<张旭> 在 2025-02-28 上传 | 大小：345kb | 下载：0