[VHDL编程] FSK

说明：利用FPGA内的IP核来实现FSK，Using FPGA to realize the IP core FSK。-Using FPGA to realize the IP core FSK,
<LI> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] LcdKey

说明：4 bit reviesed lcd routine ,helpful in shortening the code length
<mandepji> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] 12864PDDS

说明：12864显示DDS信号源，包括protues仿真，还有程序-12864 DDS display source, including protues simulation, as well as program
<林> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] light1

说明：这个文件是基于单片机的智能照明系统程序，包括了液晶显示，led数码管显示，pwm波的占空比，温度传感，时钟芯片等，这里给的只是程序部分，硬件部分还需读者自行搭建-This document is based on SCM s intelligent lighting system procedures, including a liquid crystal display, led digital tube display, pwm w
<吴旭峰> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] mini1608_V2

说明：基于STC12c的电子钟，12mHz晶振，16*08点阵-STC12c-based electronic clock, 12mHz crystal, 16* 08 dot matrix
<歌月十夜> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] pplllrarl

说明：用VHDL写的数字锁相环程序源码 pll.vhd为源文文件 pllTB.vhd为testbench 可直接使用。 -Written using VHDL digital PLL pll.vhd program source code for the source text file pllTB.vhd testbench can be used directly.
<陪同> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] dianzibiao

说明：电子表的设计包括正常计时模块，LED显示模块，定时报警模块，校时模块，秒表模块-module clock(clk,rst,clock_en,second,minute,hour) input clk,rst,clock_en output[5:0]second,minute,hour reg[5:0]second,minute,hour
<dianzibiao> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] Tutorials

说明：Mentor graphics FPGA设计软件DK design suite PDK tutorial,该软件是基于high level synthesis，使用handle c设计。-Mentor graphics FPGA design software DK design suite PDKs the tutorial, the software is based on high level synthesis, using t
<xj> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] LCDPS2-control

说明：LCD显示游戏,PS2鼠标控制示例-LCD display games, PS2 mouse control example
<吴江波> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] ds112

说明：xilinx Virtex-4简介 三个系列 - LX/SX/FX - Virtex-4 LX：高性能逻辑应用解决方案 - Virtex-4 SX：高性能数字信号处理 (DSP) 应用解决方案 - Virtex-4 FX：高性能全功能嵌入式平台应用解决方案-Virtex-4 Family Overview
<corez> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] ts1

说明：TigerSharc TS201总线接口逻辑-TigerSharc TS201 bus interface logic
<xcy> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] test_pll_1

说明：该源码主要实现锁相环的功能，锁相环包括输入端，鉴相器，环路滤波器，压控振荡器，以及反馈信号，我们的目的是实现输入信号和反馈信号的同步，因此，该源码描述了如何让对信号进行跟踪，捕获和锁定，最后使其输入输出同步。-The source is mainly realize the function of phase-locked loop, phase-locked loop consists of input, phase discrimi
<HQ> 在 2025-04-24 上传 | 大小：109kb | 下载：0