文件名称:dianzibiao
- 所属分类：
- VHDL编程
- 资源属性：
- [WORD]
- 上传时间：
- 2012-11-26
- 文件大小：
- 109kb
- 下载次数：
- 0次
- 提 供 者：
- dianz*****
- 相关连接：
- 无
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介绍说明－－下载内容均来自于网络，请自行研究使用
电子表的设计包括正常计时模块，LED显示模块，定时报警模块，校时模块，秒表模块-module clock(clk,rst,clock_en,second,minute,hour)
input clk,rst,clock_en
output[5:0]second,minute,hour
reg[5:0]second,minute,hour
input clk,rst,clock_en
output[5:0]second,minute,hour
reg[5:0]second,minute,hour
(系统自动生成,下载前可以参看下载内容)
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