[VHDL编程] pll

说明：用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench-pll.vhd : PLL written in VHDL hardware language. pllTB.vhd is a test program for pll.vhd.
<孙犁> 在 2025-04-24 上传 | 大小：109kb | 下载：1

[VHDL编程] 数据结构c描述习题集答案

说明：减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d-a counte
<tutu> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] uart_core

说明：UART RS232 IPCORE for sopc builder -RS232 UART IPCORE for sopc builder
<张建> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] 234352325DECL7S

说明：Quartus环境下的7段译码管的扫描显示电路-Quartus environment of the seven decoding of the scan show circuit
<吴语> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] DCFQ

说明：经典触发器，对初学者会非常有用的，希望可以多交流下。-classic triggers for beginners will be very useful and hope more exchanges under.
<小令> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] FPJA2008123

说明：基于FPGA的PCI接口设计，介绍一种使用PCI宏核逻辑进行的更加简单高效的PCI口设计方法-FPGA-based PCI interface design, the use of PCI macros introduce a nuclear logic more simple and efficient design method of PCI I
<zhp> 在 2025-04-24 上传 | 大小：109kb | 下载：1

[VHDL编程] ps2

说明：PS2鼠标的原码,基于单片机的,ENJOY-PS2 mouse
<陈盛宜> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] decoder3to8

说明：3-8译码器地简单实现，采用QUARTUSii5.0环境编译-3-8 decoder to realize a simple, using the compiler QUARTUSii5.0 environment
<洪磊> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] dispdecoder

说明：verilog写的数字频率计的显示模块,可以-written in Verilog Digital Cymometer display module can be
<chen> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] CONTADOR

说明：CONTADOR CON PLD VHDL FACILICIMO
<Aldair> 在 2025-04-24 上传 | 大小：108kb | 下载：0

[VHDL编程] sequential

说明：this a sample of sequential circuit in verilog and VHDL-this is a sample of sequential circuit in verilog and VHDL
<goreng> 在 2025-04-24 上传 | 大小：108kb | 下载：0

[VHDL编程] baduanshumaguan

说明：用VHDL语言设计并实现一电路，其功能是8个数码管分别显示数字0－7。首先是数码管0显示0，其他数码管不显示；然后是数码管1显示1，其他数码管不显示；依此类推，数码管7显示完后再显示数码管0，这样循环下去。（提示：数字0－7的循环可以使用8进制计数器对1Hz的时钟信号进行计数得到，计数器的输出送到BCD到七段数码管的译码器，由其驱动数码管显示相应的数字。）(Using VHDL language to design and implem
<一个人丶 > 在 2025-04-24 上传 | 大小：108kb | 下载：0