资源列表
[VHDL编程] boxmuller
说明:硬件生成随机数的算法,boxmiller算法-boxmiller<Leo Philip king> 在 2025-03-16 上传 | 大小:52kb | 下载:0
[VHDL编程] CummingsSNUG2000SJ_NBA_rev1_2
说明:Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!<vishnu> 在 2025-03-16 上传 | 大小:52kb | 下载:0
[VHDL编程] verilog-usb--protel-design
说明:基于FPGA的usb2.0 ip核设计,所用的语言是verilog-FPGA-based usb2.0 ip core design, the language used is the verilog<唐明桂> 在 2025-03-16 上传 | 大小:52kb | 下载:1
[VHDL编程] VHDLshixianCPU2
说明:vhdl实现cpu用verilog写的8位CPU源码,通过汇编语言可以实现加减乘左移右移等运算。并通过ASC流程可以模拟出其内部电路结构。代码,截图,readme在文件夹中-With 8-bit CPU to write verilog source code, assembly language can be achieved through the addition, subtraction and other operations<张梦> 在 2025-03-16 上传 | 大小:52kb | 下载:0
[VHDL编程] velocity_Verilog
说明:速度表(velocity)要求:1.显示汽车Km/h数;2.车轮每转一圈,有一传感脉冲;每个脉冲代表1m的距离;3.采样周期设为10s; 4.要求显示到小数点后边两位;5.用数码管显示;6. 最高时速小于300Km/h。(约为83.3m/s) -use verilog to realize velocity<fc> 在 2025-03-16 上传 | 大小:52kb | 下载:0
[VHDL编程] eetop[1].cn_Code_for_MedianFilter33
说明:本程序实现3*3中值滤波的Verilog语言编写-This procedure achieved 3* 3 median filter Verilog language<jdi> 在 2025-03-16 上传 | 大小:52kb | 下载:0