[VHDL编程] Altera的IP的源码

说明：
<dhl1983> 在 2008-01-23 上传 | 大小：52.11kb | 下载：1

[VHDL编程] 分频器设计

说明：设计一个带复位的分频器，输入时钟为60MHz，输出时钟为7.5MHz。
<197363314@qq.com> 在 2012-03-18 上传 | 大小：52.95kb | 下载：0

[VHDL编程] 16-bit-crc16

说明：16位并行输入输入的CRC16,已验证无错误-16-bit parallel data input crc16, algorithm logic has been verified
<卫斯理> 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] h264

说明： This is an example top level module for the H264 submodules. Each implementation will differ at the top level due to differing number of video streams, resolution, and RAM type and interface. This is thus just
<aa> 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] s6iserdes-master

说明：ISERDES implementation and example code for Xilinx-based boards, e.g. Spartan 6.
<inru> 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] scalable_arbiter_latest.tar

说明：a scalable synchronous round-robin arbiter. The arbiter is designed to run at reasonable clock speed with up to hundreds of request lines, and it grants in just a few clock cycles.
<hj> 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] udp_send1

说明：基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk
<qiubin> 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] mt9v034

说明：MT9v034芯片的控制程序,请放心下载， 请放心下载-MT9v034 chip control procedures，Please feel free to download，Please feel free to download，Please feel free to download
<李峰> 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] 扩频通信的Verilog工程

说明：扩频通信的Verilog工程，对从事无线通信的工程人员有参考作用。(Spread spectrum communication Verilog project, engaged in wireless communications engineering staff reference.)
<王贤 > 在 2025-03-15 上传 | 大小：52kb | 下载：1

[VHDL编程] Kisi Kisi -20171008

说明：It is a long established fact that a reader will be distracted by the readable content of a page when looking at its layout. The point of using Lorem Ipsum is that it has a more-or-less normal distribution of letters, as
<nana12341234 > 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] AlteraLab1

说明：To design Fibonacci Sequence using Verilog. SOFTWARES USED: Xilinx Synthesis Tool ISE 9.2i INTRODUCTION. Hardware descr iption language (HDL) is a general-purpose language intended to describe circuits textually,
<engner > 在 2025-03-15 上传 | 大小：52kb | 下载：0

[VHDL编程] Encode-and-Decode

说明：encode and decode program with MD5..
<featrick> 在 2025-03-15 上传 | 大小：52kb | 下载：0