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[VHDL编程sdram_vhd_134

说明:Xilinx Sdram控制器VHDL源代码-Sound code of Xilinx Sdram Controller based on VHDL
<刘汉忠> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程hdb3_VHDL

说明:hdb3 using language VHDL-Indoor using VHDL language
<王锋> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程sjb

说明:FPGA或CPLD与DAC(DAC0832),这个源代码是产生一个三角波,还带有仿真,精度是8位。-FPGA or CPLD with DAC (DAC0832), the source code is a triangular wave, but also with the simulation, the precision is 8.
<刘光钦> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程DCT_1D

说明:一维DCT变换的verilog源码,可用于JPEG算法优化的参考。程序中用到的算法称为“扭卷积”,可参考相关IEEE paper-One-dimensional DCT transform Verilog source code can be used to optimize the JPEG algorithm reference. Procedures used in the algorithm known as the
<楚天> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程URATVHDLDocument

说明:用VHDL描述uart后整理的文档,很全面,代码注释很详细-Described using VHDL UART finishing the document, very comprehensive and very detailed code Notes
<ninghuiming> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程Altare_VHDL

说明:Altare公司训练新人的练习题下载 希望能够对学习VHDL的朋友有所帮助-Altare train new people to download the exercises would like to learn VHDL friends help
<刘英超> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程1002016p_Sa_5

说明:用VHDL语言实现8位十进制计数器的设计,计数结果用实验板上8个数码管显示-VHDL language with eight decimal realize the design of counters, counting the results of experiments on-board with 8 digital tube display
<chenli> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程tdmddc_v61

说明:Designing Digital Down Conversion Systems with Altera CIC MegaCore and FIR Compensation Filter v6.1
<> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程can.tar

说明:can控制器IP核,verilog语言描述实现。含测试例-can controller IP core, verilog language described realize. Containing the test cases
<yu> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程digital_clock

说明:实现嵌入式系统的秒表计时,时间显示和闹钟功能-Implementation of embedded systems stopwatch timer, time display and alarm clock function
<土山> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程24_bit_register

说明:自己使用VHDL语言编写的24位寄存器.主要用于DDS中-24bit_register
<wanghaosen> 在 2025-03-15 上传 | 大小:53kb | 下载:0

[VHDL编程龙芯一代开源处理器内核

说明:龙芯一代开源处理器内核源代码,Verilog格式
<EEOOFF> 在 2021-09-25 上传 | 大小:52.96kb | 下载:0
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