[VHDL编程] pinlvji

说明： 用4位十进制计数器对用户输入时钟信号进行计数，计数间隔为1秒钟。计数满1秒钟后将计数值（即频率值）所存到4位寄存器中显示，并将计数器清0，在进行下一次计数。 频率计由三种模块组成：testctl为控制模块，由1Hz其准产生rst_cnt,load,cnt_en信号；cnt10为带清0及计数允许的十进制计数器；reg4b为四位寄存器。 -With four decimal counter input clock signal t
<袁玉佳> 在 2024-11-15 上传 | 大小：10.34mb | 下载：0

[VHDL编程] LUdecompose

说明：基于verilog的LU分解,本文件包括详细的程序代码，运行文件，以及详细的文档-LU decompose based on verilog
<wangyang> 在 2024-11-15 上传 | 大小：10.34mb | 下载：0

[VHDL编程] kj

说明：FPGA环境下学习用verilog hdc编程，可快速入门 的ppt-FPGA environment for learning programming with verilog hdc, fast entry of ppt
<RUI> 在 2024-11-15 上传 | 大小：10.32mb | 下载：0

[VHDL编程] VerilogHDL-V3.0

说明：这是一本讲述verilogHDL的书籍，通俗易学，名字是《VerilogHDL那些事儿》-This is a book about verilogHDL, popular easy to learn, the name is " VerilogHDL that thing"
<胡鹏> 在 2024-11-15 上传 | 大小：10.33mb | 下载：0

[VHDL编程] LDPC-Verilog

说明：LDPC的verilog程序，含有编解码的过程-LDPC verilog
<zhumeng> 在 2024-11-15 上传 | 大小：10.34mb | 下载：1

[VHDL编程] Xilinx-FPGA

说明：Xilinx 公司计划出版系列培训用书,开源项目的开发模式-Xilinx Inc. plans to publish a series of training, the development model of open source projects
<zhangchen> 在 2024-11-15 上传 | 大小：10.35mb | 下载：0

[VHDL编程] fft

说明：基于IP核的FFT，可以实现FFT，同时可以实现IFFT-IP core based FFT, can achieve FFT, IFFT can be achieved simultaneously
<祥子> 在 2024-11-15 上传 | 大小：10.31mb | 下载：0

[VHDL编程] DDR2_Control

说明：本文档以Siga-S16 Spartan 6的FPGA开发板为例，为大家介绍用MIG工具生成DDR2控制器，并用ChipScope调试DDR2读写的方法。 -This document in the FPGA development board Siga-S16 Spartan 6 as an example, to introduce the formation of DDR2 controller with the MIG tool
<ad> 在 2024-11-15 上传 | 大小：10.35mb | 下载：0

[VHDL编程] AN_KIT_RS232

说明：采用C语言在Microblaze下开发的FPGA程序，适用于Xilinx Spartan3AN 开发板-Using C language in Microblaze FPGA development program for Xilinx Spartan3AN development board
<Mr.Crazy> 在 2024-11-15 上传 | 大小：10.34mb | 下载：0

[VHDL编程] BreathingLight

说明：这是在Quartus平台上用verilog语言编写的程序，其功能是实现一个呼吸灯-This is the platform used in the Quartus verilog language program, its function is to achieve a breathing light
<张漫漫> 在 2024-11-15 上传 | 大小：10.33mb | 下载：0

[VHDL编程] MAX197-5STATE

说明：使用Verilog在Quartus II下编写的MAX197 AD采集程序，系统时钟50MHz。经测试完全可使用。-Use Verilog in Quartus II prepared MAX197 AD collection procedures, the system clock 50MHz. Tested fully use.
<carlosdon> 在 2024-11-15 上传 | 大小：10.35mb | 下载：0

[VHDL编程] LMS_filter_Altera

说明：2017电子竞赛e题软件部分,fpga实现(lms adaptive filter undergraduate electronic design contest)
<史-诗> 在 2024-11-15 上传 | 大小：10.32mb | 下载：0