[VHDL编程] div

说明：FPGA的IP核中除法算法的源代码，是Verilog语言的，易于初学者的学习。-FPGA IP core in the division algorithm source code, Verilog language, easy for beginners to learn.
<leeyoung> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] ALU

说明：用硬件描述语言写的alu单元功能实现.主要实现了加法和乘法功能-Hardware descr iption language used to write alu units feature implementation. Main achievement of the addition and multiplication functions
<lbi> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] Verilog-Template

说明：verilog 常用功能模块的实例，代码可以直接复制使用-verilog examples of commonly used function modules, the code can be directly copied using
<sml> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] iic

说明：用vhdl实现iir总线仿真 对于vhdl初学者很有帮助-Iir bus simulation using vhdl
<lauile> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] fenpinjishuqi

说明：本文档包括实现分频的方法以及奇数分频偶数分频的verilog代码 经测试可用-This document includes methods to achieve divide and even the odd divider divider verilog code used by the test
<韩宝金> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] adder

说明：四位二进制串行加法器 VHDL语言 EPM240 数字逻辑实验-Four serial binary adder VHDL language EPM240 digital logic test
<> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] FPGAluojidaima

说明：16通道逻辑分析仪，100M，FPGA代码，包括FIFO，dram，usb等-16 channel logic analyzer, 100 m, the FPGA code, including FIFO, DRAM, usb, etc
<钢灵海川> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] NIOS_II_

说明：NIOSii 常见错误及解决办法，在使用EClipse IDE中console报错及FPGA软核创建等问题-NIOSii common errors and solutions, using EClipse IDE error in the console and soft-core FPGA create other issues
<lishh> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] Bayer-filter

说明：Bayer filter-Bayer filter
<Viktor> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] Example-b8-5

说明：四态的VCD文件，参数在0/1/X/Z之间变化，没有信号的强度信息-The four state VCD file, parameter changes between 0/1/X/Z, no intensity information of the signal
<lihao> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] shifter_8bit

说明：利用VHDL语言实现的8bit移位寄存器的设置，可以实现左移或者右移，全部工程都在rar里面，可以直接使用。-Using the VHDL 8bit shift register settings, you can achieve the left or right, all the works are in rar inside, can be used directly.
<miller> 在 2025-02-26 上传 | 大小：13kb | 下载：0

[VHDL编程] DDS

说明：基于直接序列合成的vhdl语言 基于直接序列合成的vhdl语言-Synthesis based on direct sequence vhdl language synthesis based on direct sequence vhdl language synthesis based on direct sequence vhdl language
<beyondall_zhao> 在 2025-02-26 上传 | 大小：13kb | 下载：0