[VHDL编程] clocker-and-timer

说明：时钟与计时器，FPGA实验alter DE2开发板自带光盘的案例教程编程解析-Clock and timer, FPGA experimental alter the DE2 development board comes with the CD case tutorial programming resolution
<冷静> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] digital-clock

说明：Digital clock using vhdl By. Drmody
<Mody> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] Versatile-waveform-generator

说明：多功能波形发生器，基于fpga，实现方波，三角波，锯齿波的产生-Versatile waveform generator based on fpga, square wave, triangle wave, sawtooth wave generation
<凌应龙> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] usb_test

说明：altera cyclone 2c35开发板，测试usb通用串行总线,verilog编写的-altera cyclone 2c35 development board test usb Universal Serial Bus, verilog prepared
<> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] vatlieu_matcat

说明：chiatan.txt.chuong trinh
<thúy> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] ADV715

说明：it is a vhdl code it is a vhdl codei t is a vhdl codei t is a vhdl codei t is a vhdl codei t is a vhdl code-it is a vhdl code it is a vhdl codeit is a vhdl codeit is a vhdl codeit is a vhdl codeit is a vhdl codeit is a v
<comp> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] UART16550(Verilog)

说明：通过各项仿真的模块代码，是一个标准的模块，可以直接使用-Through various simulation module code is a standard module, can be used directly
<阿汤哥> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] k2

说明：t6his the last version of the ck!-t6his is the last version of the ck!
<armin4224> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] demo_2012_2

说明：KD_CPU,8位实现基本功能的cpu，基于verilog-KD_CPU,8bit CPU with basic functions, base on verilog
<Victor> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] code

说明：5级流水CPU，可实现除法，逻辑移位，算术移位等高级功能-Five water CPU to perform division, logical shift, arithmetic shift and other advanced features
<Victor> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] nios2crc

说明：基于niosii和sopcbuilder的冗余校验-Based on niosii and sopcbuilder redundancy check
<晨暹> 在 2025-02-25 上传 | 大小：11kb | 下载：0

[VHDL编程] adder

说明：tis an adder code in vhdl-tis is an adder code in vhdl
<sag> 在 2025-02-25 上传 | 大小：11kb | 下载：0