[VHDL编程] Digital-Password-Lock

说明：数字密码锁具体要求如下： 1. 系统密码设置使用拨位开关sw[7:0]，限定为4位密码；sw[7:6]、sw[5:4]、sw[3:2]、sw[1:0]分别对应从左到右密码的第1、2、3、4位；每一位的取值范围限定在0、1、2三个数中。 2. 用btn[2:0]作为输入键，btn[0]、btn[1]、btn[2]分别对应的有效输入为十进制数0、1、2（由于btn数有限，系统不支持解锁含有数字3的密码）。 3. 输入的密码显示
<刘东辉> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] Screen-saver

说明：设计一个屏幕保护程序，对其编译，仿真，下载。 屏幕保护程序具体要求如下： 1. 使用ISE附件中的CORE Generator在块RAM/ROM中存储一幅图像数据，将此模块作为屏幕保护程序的一部分，存储屏幕保护程序中所用的图像。 2. 当启动程序或者按下btn[3]时，图像显示在其初始位置（C1，R1）处，（C1，R1）为图像左上角像素点初始位置。这里，我们设置的初始位置即为左上角坐标（0,0）处。 3. 按下btn[
<刘东辉> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] clip_viseo

说明：视频旋转 连续写，离散读，为了提高效率，分块突发读写。-video rotate
<sqh> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] Lvbo

说明：实现信号滤波，可根据外部信号毛刺干扰的特点改变滤波时钟来改变滤波宽度-Achieve signal filtering, the filter can be changed according to the characteristics of the external clock signal glitch to change the filter width
<cpf> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] fpu_arch

说明：Floating point architecture
<farnaz> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] MSK_top

说明：基于verilog的MSK调制的程序，调试通过，有需要可以下载来参考 -Based on the MSK modulation verilog program, debugging through, there is a need to reference download
<yangdong> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] Timing-

说明：利用verilog设计的停车场中的计数器计时器和计费器，完成智能管理效果-Use the counter timer and meter parking lot in the Verilog design, intelligent management
<陆晓忆> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] clock

说明：利用VHDL语言实现了时、分、秒的计时，并在七段数码管显示出来。-Using VHDL language realize the hours, minutes and seconds of time, and in the seven-segment LED display.
<唐宏伟> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] lpc_peri

说明：LPC periph，VHDL and verilog version design， lattice
<Sean Wu> 在 2025-02-09 上传 | 大小：5kb | 下载：1

[VHDL编程] xdlh_tlp_gen_32b

说明：详细的写出了PCIE一个TLP包头如何生成，采用synopsys公司的资料-use the synopsys INC. data write how to generate a TLP packet.
<王涛> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] OS_CFAR

说明：the package contains the implementation of order statistic CFAR processor
<sawaira> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] DigitalCompinacijaSimulacija

说明：It is a bridge between CPU and sensors where user can not connect sensors directly on CPU. It consumes very small number od LUTs and it is suitable for CPLD design. it works on following way, when logic detects falling e
<mudel> 在 2025-02-09 上传 | 大小：5kb | 下载：0