[VHDL编程] basketball_24time1

说明：该文档主要是用verilog语言实现篮球24秒计时器，这是我做的数字电子技术课程的一次大作业。 里面为整个文件夹，解压之后可在Quartus13.0上直接运行。(This document mainly uses Verilog language to realize basketball 24 second timer, which is a big assignment of digital electronic technolog
<1003512666> 在 2024-06-30 上传 | 大小：5646336 | 下载：0

[VHDL编程] Xilinx

说明：2020 XILINX Vivado ISE IP License最全最可靠License获取方式。 LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G E
<liyan2020> 在 2024-06-30 上传 | 大小：1024 | 下载：0

[VHDL编程] ac620_calculator_key_board

说明：基于Verilog编写的计算器，使用矩阵键盘输入数据，使用数码管显示运算过程和结果，基于小梅哥AC620开发板验证通过(The calculator based on Verilog uses matrix keyboard to input data and digital tube to display the operation process and results. The development board based on
<小梅哥fpga> 在 2024-06-30 上传 | 大小：40960 | 下载：0

[VHDL编程] FPGA实现Jpeg压缩，和视频采集程序

说明：FPGA实现Jpeg压缩，和视频采集程序(Zynq - Main - register access Mio)
<kongqiweiliang> 在 2024-06-30 上传 | 大小：103424 | 下载：0

[VHDL编程] 基于FPGA的多路同步脉冲发生器设计1

说明：采用FPGA（现场可编程门序列）编写VHDL语言设计多路同步脉冲发生器，对信号进行分频处理，实现四路信号相位相差T/16和T/8的延迟相位输出，实现的四路脉冲与传统的脉冲同步器不同，它具有高集成度，高通用性，容易调整和高可靠性等特点。(Using FPGA (field programmable gate sequence) to write VHDL language to design multi-channel synchrono
<哈哈哈哈daxiao> 在 2024-06-30 上传 | 大小：10240 | 下载：0

[VHDL编程] vivado2018+IPs

说明：Xilinx Vivado 2018 License File
<Indus_Floyd> 在 2024-06-30 上传 | 大小：4096 | 下载：0

[VHDL编程] DDR2_SDRAM操作时序

说明：DDR2_SDRAM操作时序，介绍的很详细，不错(DDR2? SDRAM operation sequence, very detailed introduction, very good)
<zou3> 在 2024-06-30 上传 | 大小：1936384 | 下载：0

[VHDL编程] led_test.v

说明：show a water led show a water led show a water led show a water led show a water led
<rbvikg> 在 2020-04-07 上传 | 大小：759 | 下载：0

[VHDL编程] verilog实例 [43项]

说明：一些采用verilog描述的数字功能模块，有常见的同步异步FIFO，RAM等模块，适合新手学习(Some digital function modules described by Verilog, such as synchronous asynchronous FIFO and ram, are suitable for novice learning)
<hayto> 在 2024-06-30 上传 | 大小：190464 | 下载：0

[VHDL编程] verilog-axi-master

说明：Verilog AXI Components Readme GitHub repository: alexforencich verilog-axi
<viyefo5674> 在 2024-06-30 上传 | 大小：313344 | 下载：0

[VHDL编程] FPGA implementation of a 1-bit full adder

说明：FPGA implementation of a 1-bit full adder
<shilpakesav> 在 2020-05-03 上传 | 大小：7446 | 下载：0

[VHDL编程] 基于labview的希尔伯特算法

说明：基于labview的希尔伯特算法，需搭配EMD算法效果更佳
<944631985@qq.com> 在 2020-05-12 上传 | 大小：49593 | 下载：0