[VHDL编程] demo8-ps2_1_vhdl

说明：ep1c3实现ps2 Assembler Status Successful - Fri Aug 27 17:48:36 2010 Revision Name ps2_1 Top-level Entity Name ps2_1 Family Cyclone Device EP1C3T144C8-ep1c3 realize ps2,ep1c3 realize ps2,ep1c3 realize ps2
<davidobt> 在 2024-10-12 上传 | 大小：226304 | 下载：0

[VHDL编程] EP1C3-uart_1_verilog

说明：EP1C3-uart_1_verilog,程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。 串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.-EP1C3-uart 1
<davidobt> 在 2024-10-12 上传 | 大小：342016 | 下载：0

[VHDL编程] demo3-seg2_vhdl

说明：ep1c3-seg1_vhdl,７段数码管实验２：递增方式在4位数码管上向上计数显示从0000-0001->0002……..9999….0000….0001…. 设计了一个4位十进制计数器，并用数码管显示当前计数值-ep1c3-seg1 vhdl, 7-segment LED Experiment 2: incrementally on four digital display counts up 0000-0001-&g
<davidobt> 在 2024-10-12 上传 | 大小：171008 | 下载：0

[VHDL编程] VGA_IP

说明：VGA IP used to connect the FPGA and VGA
<Rachid_Allaoui> 在 2024-10-12 上传 | 大小：1024 | 下载：0

[VHDL编程] PCIe-Transceiver

说明：altera 关于PCIe的应用文档，并给出了实验例程，有很好的参考价值-altera PCIe Ttransfer code。
<shen xiaoyu> 在 2024-10-12 上传 | 大小：9389056 | 下载：0

[VHDL编程] udp_send1

说明：基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk
<qiubin> 在 2024-10-12 上传 | 大小：53248 | 下载：0

[VHDL编程] AX301

说明：黑金FPGA助学版-tcl,包含开发板所有管脚。不需要再对板子管脚定义。AX301-Black Gold FPGA Student Edition-tcl, development board contains all the pins. No need for a board pin definitions. AX301
<songjunkai> 在 2024-10-12 上传 | 大小：2048 | 下载：0

[VHDL编程] OFDM-Verilog

说明：基于FPGA的OFDM的实现，Verilog语言。-OFDM based on FPGA,by Verilog
<name> 在 2024-10-12 上传 | 大小：4823040 | 下载：0

[VHDL编程] serial_r

说明：串口通信的接收代码，适合工程应用，也适合入门学习，个人调试无问题-Receive Code serial communication, for engineering applications, but also for learning portal, individual debug no problem
<吕攀攀> 在 2024-10-12 上传 | 大小：2048 | 下载：0

[VHDL编程] Adder_4bit

说明：Verilog Program for a 4bit Adder
<tom> 在 2024-10-12 上传 | 大小：633856 | 下载：0

[VHDL编程] ClockGenerator

说明：Verilog code for a programmable clock generator
<tom> 在 2024-10-12 上传 | 大小：963584 | 下载：0

[VHDL编程] Comparator

说明：Verilog program for an 8bit up down counter
<tom> 在 2024-10-12 上传 | 大小：465920 | 下载：0