说明:时钟分频功能模块,采用计数器后两位异或再移位的方式实现,节约资源。-Clock divider function module, after using two different counter or re-shift ways to save resources. <小白> 在 2024-10-12 上传
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说明:此功能模块实现了422标准协议的单字节发送功能,采用了起始位+8位数据位+奇校验+1停止位的方式,实现了并行输入串行输出的功能。-This function module implements the standard protocols 422 single-byte transmit function, the start bit+ 8 data bits odd parity+1+ stop bits, enabling a pa <小白> 在 2024-10-12 上传
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说明:对串行接收数据进行解码的功能,通过状态机实现,属于链路层协议的实现。-Serial reception data decoding function, by state machine, belonging to implement link layer protocol. <小白> 在 2024-10-12 上传
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说明:一份精简指令cpu源代码,用verilog编写,已经通过仿真验证,可以模块化移植。-This is a file of cpu code. The cpu is risc cpu. It is simulated and verificated.And the cpu can be transplanted as a module. <耿瑞> 在 2024-10-12 上传
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