[VHDL编程] mu0

说明：基于Xilinx Spartan6的 一个简单的CPU MU0 VHDL-Based on a simple CPU Xilinx Spartan6 of MU0 VHDL
<康二栋1号> 在 2024-10-13 上传 | 大小：1208320 | 下载：0

[VHDL编程] 11-songer

说明：基于Xilinx Spartan6的FPGA案例 播放 梁祝 的程序 VHDL-Play Lovers of FPGA-based Xilinx Spartan6 case program VHDL
<康二栋1号> 在 2024-10-13 上传 | 大小：263168 | 下载：0

[VHDL编程] RISC_CPU

说明：毕业设计，基于Xilinx Spartan6自制开发板实验。毕业设计，能够实现简单的计算器。VHDDL-Graduation design, development board based on Xilinx Spartan6 homemade experiment. Graduation design, to achieve a simple calculator. VHDDL
<康二栋1号> 在 2024-10-13 上传 | 大小：1854464 | 下载：0

[VHDL编程] 8-TFT_24

说明：基于Xilinx Spartan6自制开发板实验，2.4存TFT屏静态刷新特定图片。如果要修改图片，请使用Matlab将图片生成*.coe格式，生成ROM加载。-Development board based on Xilinx Spartan6 homemade experiment, 2.4 TFT screen kept static refresh specific picture. If you want to modify
<康二栋1号> 在 2024-10-13 上传 | 大小：1344512 | 下载：0

[VHDL编程] fifo

说明：异步FIFO的实现，很经典的三段式状态机的写法。-The realization of the asynchronous FIFO, very classic three-step writing state machine.
<孙金傲> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] clock

说明：用verilog实现数字时钟，测试过基本上满足要求，适合初学者学习-Use verilog digital clock
<孙金傲> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] spi

说明：用verilog实现spi接口的简单小程序，适合初学者学习。-Use verilog implementation of spi interface simple small program, suitable for beginners to learn.
<孙金傲> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] compare

说明：用verilog实现文件输入的比较器，如果同一时间输入的数据相同则输出高电平，否则输出低电平，达到比对的效果。-Use verilog implementation file input comparator, if the input data at the same time the same output high level, otherwise the output low level, to achieve the effe
<孙金傲> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] changewin

说明：用verilog实现40比特的串并转换，激励文件同时写在程序中。-Use verilog implementation 40 bits of string and transform, incentive documents written in a program at the same time.
<孙金傲> 在 2024-10-13 上传 | 大小：1024 | 下载：0

[VHDL编程] ELECTRONICCLOCK

说明：VHDL语言设计的电子钟，并且有暂停功能和清零功能的按键实现，并且带秒表-VHDL language design electronic clock, and there is a pause function and achieve clear function buttons, and with stopwatch
<安迪> 在 2024-10-13 上传 | 大小：6144 | 下载：0

[VHDL编程] sixty_test1

说明：模六十计数器，在basys2实验板上选择右边两个数码管计数，从0到59.依次加一。-count sixty
<veruslana> 在 2024-10-13 上传 | 大小：239616 | 下载：0

[VHDL编程] mac_cache_table

说明：实现IP地址和mac地址存储，以及由已知IP地址查询到对应的mac地址(The storage of IP address and MAC address is realized, and the corresponding MAC address is querying from the known IP address.)
<潇潇谷雨> 在 2024-10-13 上传 | 大小：1024 | 下载：0