[VHDL编程] test

说明：基于FPGA的数字秒表（数码管扫描）程序。 平台：quartusII 15.0-FPGA-based digital stopwatch (digital scan) program. Platform: quartusII 15.0
<陈明威> 在 2025-04-24 上传 | 大小：3.46mb | 下载：0

[VHDL编程] FIFO

说明：该代码为FIFO代码，编译环境为Quartus/Xilinx,语言为VerilogHDL-The code for the FIFO code, compile environment Quartus/Xilinx, language VerilogHDL
<韩劭纯> 在 2025-04-24 上传 | 大小：2kb | 下载：0

[VHDL编程] 03_key_detect_1

说明：该程序为按键防抖程序，编译环境为Quartus/Xilinx，使用语言为VerilogHDL-The program for key stabilization program, the compiler environment Quartus/Xilinx, use language VerilogHDL
<韩劭纯> 在 2025-04-24 上传 | 大小：5.15mb | 下载：0

[VHDL编程] 07_number_mod

说明：该程序为数码管程序，编译环境为Quartus/Xilinx，使用语言为VerilogHDL-The program for the digital program, the compiler environment Quartus/Xilinx, use language VerilogHDL
<韩劭纯> 在 2025-04-24 上传 | 大小：5.66mb | 下载：0

[VHDL编程] 16_buzzer

说明：该程序为蜂鸣器程序，编译环境为Quartus/Xilinx，使用语言为VerilogHDL-The program for the buzzer, compiler environment for Quartus/Xilinx, use language VerilogHDL
<韩劭纯> 在 2025-04-24 上传 | 大小：5.55mb | 下载：0

[VHDL编程] 25_lcd_system

说明：该程序为lcd程序，编译环境为Quartus/Xilinx，使用语言为VerilogHDL-The program for lcd, compiler environment for Quartus/Xilinx, use language VerilogHDL
<韩劭纯> 在 2025-04-24 上传 | 大小：5.74mb | 下载：0

[VHDL编程] jpeg_latest.tar

说明：Jpeg Compressor in HDL language
<hamid> 在 2025-04-24 上传 | 大小：848kb | 下载：0

[VHDL编程] mips16e.tar

说明：使用verilog HDL编写的mips16e 16位cpu，按照mips16e官方说明编写-Use verilog HDL prepared mips16e 16 位 cpu, the official note has been prepared in accordance with mips16e
<刘丹阳> 在 2025-04-24 上传 | 大小：9.71mb | 下载：0

[VHDL编程] Elevator

说明：基于Spartan-3E板的简易电梯控制，采用verilog编写，LCD1602模拟显示电梯状态-Simple elevator control on Spartan-3E board using verilog write, LCD1602 analog display lift status
<公孙璃> 在 2025-04-24 上传 | 大小：377kb | 下载：0

[VHDL编程] jtd

说明：eda交通灯实验，在A方向和B方向各有红黄绿3盏灯，两个路口的红绿灯交叉循环，用Quartus--eda traffic light experiment in direction A and B directions are red yellow and three lights, two lights cross junction cycle, using Quartus-ii
<honghui008> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] plj.FPGA

说明：本频率计基于CPLD/FPGA实现。　50MHZ标准频率为CPLD内部时钟信号，被测方波为信号发生器产生的方波信号，显示电路由TTL芯片及七段数码管组成的电路，自校正输出由CPLD输出已知频率的测试方波信号，可将其输入至测试端口，进行系统精度校正。　-The frequency meter based on CPLD/FPGA implementation. 50MHZ standard CPLD internal clock sign
<刘波> 在 2025-04-24 上传 | 大小：8.85mb | 下载：0

[VHDL编程] allcode

说明：Verilog Source Code Basys2 , SevenSegment and Switch LED Intraction
<shobhit> 在 2025-04-24 上传 | 大小：5kb | 下载：0