[VHDL编程] TLC5510

说明：VHDL实现对TLC5510的控制，带有signaltap仿真图-VHDL implementation of the TLC5510 control, with signaltap simulation diagram
<成天> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] Architecture

说明：clock divider in XILINX
<harini> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] verilog_intro_code

说明：非常适合Verilog初学者的教程，里面基本包含所有实际应用中的模块，初学者很容易上手。-Verilog tutorial is ideal for beginners, which includes all the practical application of basic modules for beginners is easy to use.
<赵琳> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] spacewar_final

说明：一款用VHDL编写的飞机大战游戏很好很实用-a game by VHDL
<Donghf> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] Assertion_based_Design_2nd

说明：Verilog HDL 语言设计的书籍，用IC设计门类，关于阻塞-Verilog HDL, design books, with the IC design categories, on the block
<苏蔚> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] VerilogHDL-tutorial

说明：VerilogHDL硬件描述语言教程，较详细的介绍了verilog的基本用法-VerilogHDL hardware descr iption language tutorial, more detailed introduction to the basic usage of verilog
<leaffloat> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] Verilog-HDL-

说明：关于Verilog HDL的介绍。包括Verilog hdl的发展历史，语法应用介绍-On the Verilog HDL descr iption. Including Verilog hdl history of development, syntax described applications
<hanmeimei> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] 7_ImageEnhance

说明：基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,图像增强处理,平滑,锐化,滤波-System Generator based image processing engineering, multimedia processing FPGA implementation source code, image enhancement, smoothing, sharpening, filtering
<wan> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] AES128

说明：AES128 encription vhdl code
< kassem.abboud> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] led_yiwei

说明：基于Verilog语言的移位法的流水灯设计，持续运行长时间，易于理解。-Verilog language of light water displacement method based on continuous operation for a long time, easy to understand.
<王超> 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] diver

说明：根据芯片的始终频率进行分频，可调节占空比。容易实现。(The frequency division is carried out according to the chip frequency at all times, and the duty cycle is adjusted. Easy to implement.)
<紫芩 > 在 2024-11-18 上传 | 大小：2.93mb | 下载：0

[VHDL编程] 60jishuqi (2)

说明：这是一个可以记到60的计数器，可用于数字钟层次化设计。(This is a counter that can be recorded to 60, and can be used for the hierarchical design of digital clock.)
<喵总 > 在 2024-11-18 上传 | 大小：2.93mb | 下载：0