[VHDL编程] DecimationFilterDesignforDDCandImplementingItwithF

说明：本文介绍了在数字下变频(DDC) 中的抽取滤波器系统设计方法和具体实现方案。采用CIC 滤波器、HB 滤波器、FIR 滤波器三级级联的方式来降低采样率。通过实际验证,证明了设计的可行性-This article describes the digital down conversion (DDC) of the decimation filter system design methods and concrete realizat
<会飞的鱼> 在 2024-11-20 上传 | 大小：458kb | 下载：0

[VHDL编程] uart

说明：VHDL编写的异步通信串行口设计用Quartus工具编译-VHDL prepared the design of serial asynchronous communication tool used Quartus compiler
<朱兆斌> 在 2024-11-20 上传 | 大小：208kb | 下载：0

[VHDL编程] i2c

说明：SAA7114 和 FPGA/CPLD之间通讯的程序，本人觉得比较好，而且里面还添加了，ROM，用来存取IIC的常数和读来的数据。-SAA7114 and FPGA/CPLD communication between the procedures, I feel better, but it also added, ROM, used to access the IIC to the constant and time data.
<张亚伟> 在 2024-11-20 上传 | 大小：8kb | 下载：0

[VHDL编程] Source

说明：I2C总线的verilog实现，包括主模块和几个子模块，已仿真实现-Verilog I2C Bus realize, including the main module and several sub-modules have been simulation
<孙江涛> 在 2024-11-20 上传 | 大小：8kb | 下载：0

[VHDL编程] FPGA

说明：FPGA培训教程，非常详细，适合初学者学习，EDA系列-FPGA training course, very detailed, suitable for beginners to learn, EDA Series
<张蔚> 在 2024-11-20 上传 | 大小：5.13mb | 下载：0

[VHDL编程] jiaotongdeng

说明：假设某个十字路口是由一条主干道和一条次干道汇合而成，在每个方向设置了红，绿，黄3种信号灯。考虑到主，次干道车辆数量不同，主干道每次放行时间较长，次干道每次放行时间较短。当绿灯转换成红灯时，黄灯需要亮（可以闪烁）一小段时间作为信号过度，以便车辆有时间停靠到禁止线外。-Assuming a crossroads by a main road and a second trunk from the convergence in each di
<燕子> 在 2024-11-20 上传 | 大小：371kb | 下载：0

[VHDL编程] fpga-jpeg

说明：jepg verilog example
<展望> 在 2024-11-20 上传 | 大小：101kb | 下载：0

[VHDL编程] I2C_Verilog

说明：I2C 控制器的 Verilog源程序 example-I2C controller Verilog source code example
<展望> 在 2024-11-20 上传 | 大小：202kb | 下载：0

[VHDL编程] digital_verilog

说明：digital phase_division Verilog
<展望> 在 2024-11-20 上传 | 大小：9kb | 下载：0

[VHDL编程] manche_code_Verilog

说明：mancher_code Verilog example
<展望> 在 2024-11-20 上传 | 大小：10kb | 下载：0

[VHDL编程] PCI_BUS_Verilog

说明：PCI_bus_Verilog example
<展望> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] i2c_slave

说明：I2c中通信的从机发送和接收信息的Verilog程序测试模块，用Modelsim仿真通过-I2C communication from machine to send and receive information Verilog module test procedures, using ModelSim simulation through
<Tomersun> 在 2024-11-20 上传 | 大小：5kb | 下载：0