资源列表
[VHDL编程] Four-binary-adder
说明:熟悉 VHDL 语言的模块化设计,了解元件例化和打包调用语句。用 VHDL 语言设计一半加器电路,然后用元件例化(COMPONENT)语句调用两个半加器电路,用结构描述实现一个全加器。-The modular design of VHDL language familiar to understand the components and packing cases call statement. Design using VHDL h<YCZ> 在 2025-04-30 上传 | 大小:3.3mb | 下载:0
[VHDL编程] Count-clock-synthesis-experiments
说明:练习综合设计能力,设计一个含时/分/秒的时钟,并且可以设置、清除、 12/24 小时工作模式切换。-Exercise comprehensive design capabilities, including the design of a time/minutes/seconds of the clock, and you can set, clear, 12/24 hour work mode.<YCZ> 在 2025-04-30 上传 | 大小:172kb | 下载:0
[VHDL编程] IO-timing-constrain-in-fpga
说明:对FPGA的IO口的时序分析小结,能够详细理解其约束时序规则-FPGA timing analysis summary of IO port, capable of a detailed understanding of its timing constraint rules<张龙> 在 2025-04-30 上传 | 大小:185kb | 下载:0
[VHDL编程] MVLSI_CBP_16.-FPGA-based-for-Implementation-of-Mu
说明:Paper on FPGA-based-for-Implementation-of-Multi-Serials-to-Ethernet-Gateway<PADDU> 在 2025-04-30 上传 | 大小:353kb | 下载:0
[VHDL编程] divby4.5.v
说明:This Divider by 4.5.-This is Divider by 4.5.<Gourav Agarwal> 在 2025-04-30 上传 | 大小:1kb | 下载:0
[VHDL编程] lfsrupdwn.v
说明:This left shift register.-This is left shift register.<Gourav Agarwal> 在 2025-04-30 上传 | 大小:1kb | 下载:0