[VHDL编程] altera_pll

说明：this file contain sources code in VHDL lanugage for PLL (Phase locked loop) module
<mohamed> 在 2025-05-01 上传 | 大小：2.91mb | 下载：0

[VHDL编程] fenpinjishuqi

说明：本文档包括实现分频的方法以及奇数分频偶数分频的verilog代码 经测试可用-This document includes methods to achieve divide and even the odd divider divider verilog code used by the test
<韩宝金> 在 2025-05-01 上传 | 大小：13kb | 下载：0

[VHDL编程] wavelet-denoise

说明：FPGA实现小波阈值降噪的算法说明，有大量的硕士论文，很有参考价值，基于这些资料可以写出源码。-FPGA realization of wavelet threshold noise reduction algorithm descr iption, there are a lot of master s thesis, a good reference, based on these data can be written sourc
<wangbo> 在 2025-05-01 上传 | 大小：18.21mb | 下载：0

[VHDL编程] frequency_schk

说明：这是一个范围在1hz到999999hz的频率计，采用模块化设计电路。-This is a range between 1 hz to 999999 hz frequency meter, the circuit of modular design.
<吴超> 在 2025-05-01 上传 | 大小：3.37mb | 下载：0

[VHDL编程] 22

说明：一个上位机和FPGA通信的程序，usb芯片 是FFT2232-A PC and FPGA communication procedures, usb chip is FFT2232
<王太兴> 在 2025-05-01 上传 | 大小：10.15mb | 下载：0

[VHDL编程] HL-340_xp

说明：quartus verilog FPGA/cpld 例程 verilog简单例程-quartus verilog FPGA/cpld verilog simple routine routines
<李先友> 在 2025-05-01 上传 | 大小：93kb | 下载：0

[VHDL编程] ADC0804

说明：从ADC0804的通道ＩＮ（＋）输入0~5V之间的模拟量，通过ADC0804转换成数字量在数码管上以十进制形成显示出来。-The passage from the ADC0804 IN (+) input analog 0 ~ 5V between digital on digital displays in decimal form by ADC0804 convert.
<ss> 在 2025-05-01 上传 | 大小：551kb | 下载：0

[VHDL编程] LCD1602

说明：可以实现在LCD1602液晶显示屏第一行左侧第一位的位置循环显示0~9，并且可以用一个拨码开关BM8实现显示的复位功能。-LCD1602 LCD display can be achieved in the first position of the loop on the left side of the first line of the display from 0 to 9, and can be used to achieve
<ss> 在 2025-05-01 上传 | 大小：623kb | 下载：0

[VHDL编程] LCD12864

说明：　　通过按键切换屏幕显示文字，一页全是英文，一页全是中文。使用12864显示文字包括课程、班级、学号和姓名。 实现原理：由于要求页面切换，引入按键控制变量bz，通过对于bz的值的判断来实现页面切换。对于12864的显示功能，初始化过后，先将需要显示的文字写入后，将其使能端至高显示。-Through the key switch the screen to display text, a full English, an all C
<ss> 在 2025-05-01 上传 | 大小：550kb | 下载：0

[VHDL编程] jiaotongdeng

说明：利用VHDL语言设计一个十字路*通灯控制器，分成两个方向，六个灯。三个灯按合理的顺序亮灭。 两个方向的灯亮时间可以进行调节。-Using VHDL design of a traffic signal controllers, divided into two directions, six lights. Three lights blinking at a reasonable order. Time light can be
<李一马> 在 2025-05-01 上传 | 大小：166kb | 下载：0

[VHDL编程] DM9000-debug

说明：DM9000调试教程，对DM9000的调试有一定帮助。-DM9000 debugging tutorial for DM9000 debug some help.
<孙大海> 在 2025-05-01 上传 | 大小：1.07mb | 下载：0

[VHDL编程] ccd_timing

说明：tcd1209d drive-timing
<Tseng Light> 在 2025-05-01 上传 | 大小：1kb | 下载：0