[VHDL编程] jianyijiafaqi

说明：采用MAX+PlusII工具编辑设计的Verilog程序设计的简易加法器。可实现10以内的加法计算-Using MAX+PlusII tools to edit the design of Verilog design of a simple adder. Can be realized within 10 addition calculation
<阿凡提> 在 2025-04-24 上传 | 大小：1.04mb | 下载：0

[VHDL编程] shiyanqdq

说明：基于FPGA 实现的4人抢答器模块的基础源程序。-FPGA-based realization of four Responder module
<彭元杰> 在 2025-04-24 上传 | 大小：851kb | 下载：0

[VHDL编程] gamefinal_11998

说明：基于FPGA 的打地鼠游戏的设计。在xilinx上运行。-FPGA-based play hamster game design. In xilinx run.
<彭元杰> 在 2025-04-24 上传 | 大小：5.11mb | 下载：0

[VHDL编程] hitmouse

说明：基于FPGA 的打地鼠实验的源代码。可以拓展为类似弹钢琴的程序。-FPGA-based fighting to control the experiment source code. Can be extended for a similar program to play the piano.
<彭元杰> 在 2025-04-24 上传 | 大小：6.73mb | 下载：0

[VHDL编程] eda_shiyanbaogao

说明：eda实验报告，包括全加器、四选一数据选择器、交通灯。-eda lab reports, including full-adder, four elected a data selector, traffic lights.
<安琪> 在 2025-04-24 上传 | 大小：68kb | 下载：0

[VHDL编程] verilog-uart-rs232

说明：verilog HDL 描写的uart程序 由PC端接收然后+1返回 等等 东南大学09级4系综合课程设计-verilog HDL descr iption uart program Received by the PC side and then+1 back。 SEU..
<yu> 在 2025-04-24 上传 | 大小：575kb | 下载：0

[VHDL编程] CPU

说明：东南大学VHDL课程CPU设计 Verilog语言-Southeast University, CPU design Verilog language VHDL course
<yu> 在 2025-04-24 上传 | 大小：506kb | 下载：0

[VHDL编程] lab2_cordic

说明：在FPGA上实现Cordic算法用于计算sin(x)。Cordic算法的全称是Coordinate Rotation Digital Computer ，可以用于实现对多种超越函数的运算。-Implemented on FPGA Cordic algorithm is used to compute sin (x). Cordic algorithm stands Coordinate Rotation Digital Computer
<金继仁> 在 2025-04-24 上传 | 大小：3kb | 下载：0

[VHDL编程] 1

说明：VHDL频率计的设计 验证过能用 大家一起学习交流-Use VHDL cymometer design validation
<xuebing> 在 2025-04-24 上传 | 大小：12kb | 下载：0

[VHDL编程] state_machine

说明：verilog编程状态机实战训练：1.本实例通过实现一个状态机来控制8个LED循环闪亮； 2. 工程在project文件夹里面； 3. 源文件和管脚分配在rtl文件夹里面； 4. 下载文件在download文件夹里面。-verilog programming state machine combat training: 1. This example by implementing a state machine to co
<李海军> 在 2025-04-24 上传 | 大小：809kb | 下载：0

[VHDL编程] Odd-Frequence-Dividing-Circuit

说明：一种奇数分频电路的设计方法，采用verilog HDL描述。修改代码中参数可以进行任意奇数分频，包含了设计文档和源代码。-A design of odd frequence dividing circuit is presented, which is described by verilog HDL。Change the parameter in code, one can get any odd numbers of frequen
<zhouwen> 在 2025-04-24 上传 | 大小：94kb | 下载：0

[VHDL编程] add4_fast_carry

说明：一个4位超前几位加法器的设计，在modelsim中仿真通过。-This is a carry lookahead adder design, which is simulated successfully in modelsim.
<zhouwen> 在 2025-04-24 上传 | 大小：69kb | 下载：0