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[VHDL编程] BotelloProyecto
说明:Unipolar Stepper Motor Driver in VHDL, with CCW,Step-number,Half/Complete Steps and Velocity selector<jack> 在 2025-02-04 上传 | 大小:55kb | 下载:0
[VHDL编程] test_wuline
说明:用 verilog语言实现直线的显示与反走样,用的是wu算法,适用于fpga实现-The Verilog language line display with anti-aliasing, wu algorithm, suitable for fpga implementation<libingyang> 在 2025-02-04 上传 | 大小:7.54mb | 下载:0
[VHDL编程] counter-0-9999-on-DE1
说明:Hello its simple counter for DE1 boards<Mohammad> 在 2025-02-04 上传 | 大小:591kb | 下载:0
[VHDL编程] CHANNEL_ESTIMATION_PROJECT
说明:基于 quartus 2 的 lte 信道估计verilog hdl代码 只有功能仿真 时序仿真自己加sdc文件并且调整testbench的clk才能做出来-Estimated Verilog HDL code based Quartus lte channel only functional simulation timing simulation plus sdc file and adjust the testbench clk<lei> 在 2025-02-04 上传 | 大小:11.26mb | 下载:0