[VHDL编程] load--clr-register

说明：带load、clr等功能的寄存器 VHDL语言编写，亲自运行，成功-Register VHDL language, with features such as load, clr personally run
<邹德超> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] The-various-functions-of-the-counter

说明：各种功能的计数器VHDL语言编写，亲自运行，无错-The various functions of the counter VHDL language, personally run error-free
<邹德超> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] Enumeration-type-state-machine

说明：使用列举类型的状态机VHDL语言编写，亲自运行，无错-Enumerated state machine VHDL language, personally run error-free
<邹德超> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] EDA-music-player

说明：此源代码实现了音乐播放器的手动自动等一系列功能，并可以进行改歌-This source code implements the music player' s manual and a series of functions automatically, and can change the song
<lidan> 在 2025-02-04 上传 | 大小：431kb | 下载：0

[VHDL编程] PWM

说明：用Verilog编写的PWM产生器，已经在cyclon DE2板子上测试通过，建议用Quartus 10.1综合。-PWM generator using Verilog.
<Cristie> 在 2025-02-04 上传 | 大小：4.32mb | 下载：0

[VHDL编程] SoftDrink

说明：用Verilog编写的自动售货机控制程序，在cyclon DE2开发板上测试通过，建议用Quartus 10.1编译。-Vending machine control program written using Verilog test by in cyclon DE2 development board, we recommend using Quartus 10.1 compiler.
<Cristie> 在 2025-02-04 上传 | 大小：1.97mb | 下载：0

[VHDL编程] i2c

说明：fpga i2c控制程序参考设计。i2c控制程序参考设计-fpga i2c reference design control procedures. i2c control program reference design
<mei> 在 2025-02-04 上传 | 大小：654kb | 下载：0

[VHDL编程] PSK

说明：实现psk调制解调，vhdl代码，仿真文件也有-psk shixian tiaozhiyujietiao
<曹华杰> 在 2025-02-04 上传 | 大小：42kb | 下载：0

[VHDL编程] FPGA-design-and-development-examples

说明：< FPGA数字电子系统设计与开发实例导航>>的实例代码，包含I2C，URAT，USB，CAN等等。-< <FPGA数字电子系统设计与开发实例导航> > Example code, including I2C, URAT, USB, CAN, and so on.
<jack> 在 2025-02-04 上传 | 大小：1.46mb | 下载：0

[VHDL编程] Altera-FPGA_CPLD-design

说明：《Altera FPGA-CPLD设计》一书的实例源代码。非常适合FPGA初学者。-" Altera FPGA-CPLD design" book source code examples. Very suitable for FPGA beginners.
<jack> 在 2025-02-04 上传 | 大小：8.59mb | 下载：0

[VHDL编程] PCI_arbi

说明：PCI总线仲裁参考设计Verilog代码。最大支持6个master的仲裁。-PCI bus arbitration reference design Verilog code. Maximum six master arbitration.
<jack> 在 2025-02-04 上传 | 大小：3kb | 下载：0

[VHDL编程] eetop[1].cn_axibusregslice

说明：axi总线读写通道插入一级寄存器模块verilog源码,已验证- a slave interface is simple to achieve, need to look at
<林启明> 在 2025-02-04 上传 | 大小：2kb | 下载：0