资源列表
[VHDL编程] uC_interface
说明：IIC总线微控制器的接口RTL代码（verilog）-the verilog code of IIC Uc_interface<马凯英> 在 2025-02-05 上传 | 大小：3kb | 下载：0
[VHDL编程] assg-2-2-code-converter
说明： CODE CONVERTER IN VHLD ,Binary to Gray using structural modelling of XOR Gate<milind> 在 2025-02-05 上传 | 大小：20kb | 下载：0
[VHDL编程] assg-8-(barrel-shifter)-final
说明： Barrel shifter IN VHLD , using structural modelling<milind> 在 2025-02-05 上传 | 大小：128kb | 下载：0
[VHDL编程] assg-5-(serial-bit-adder)
说明：4 bit adder using four full adder’s structural modeling style<milind> 在 2025-02-05 上传 | 大小：64kb | 下载：0
[VHDL编程] liushuideng
说明：应用VHDL语言实现FPGA的编程，实现流水灯功能。-Application VHDL language for FPGA programming, light water feature.<秦丽媛> 在 2025-02-05 上传 | 大小：235kb | 下载：0
[VHDL编程] anjianshumaguan
说明：应用VHDL语言实现对FPGA的程序编写，实现按键数码管的功能。-Using VHDL language to write FPGA procedures to achieve the key function of the digital tube.<秦丽媛> 在 2025-02-05 上传 | 大小：88kb | 下载：0
[VHDL编程] assg-9-1-(lift-controller)
说明：Lift Controller in vhdl using process statement and state disgram<Milind> 在 2025-02-05 上传 | 大小：20kb | 下载：0
[VHDL编程] assg-9-2-(trafic-light-controller)
说明：Traffic light Controller in vhdl using process statement and state disgram<Milind> 在 2025-02-05 上传 | 大小：111kb | 下载：0
[VHDL编程] ethernet_10ge_mac_latest.tar
说明：The 10GE MAC core is designed for easy integration with proprietary custom logic. It features a POS-L3 like interface for the datapath and a Wishbone compliant interface for management. The core was intentionally desi<ke> 在 2025-02-05 上传 | 大小：905kb | 下载：0
[VHDL编程] sockit_owm_latest.tar
说明：1-wire master written in Verilog HDL, ready for integration into a FPGA or ASIC based SoC. A port of the 1-wire Public Domain Kit (version 3.10r2) from Maxim is also provided, with all the code required for integratio<ke> 在 2025-02-05 上传 | 大小：536kb | 下载：0