[VHDL编程] mysinrom

说明：在ise中，使用IP内核建一个rom文件，通过寻址的方式输出数据。-Ise in IP cores built a rom file, output data by addressing the way.
<吴濯清> 在 2025-02-06 上传 | 大小：278kb | 下载：0

[VHDL编程] Chzc

说明：本程序用FPGA的实现出租车计费系统，用七段数码显示管显示费用。-The program with FPGA taxi billing system cost segment digital display tube display.
<张志强> 在 2025-02-06 上传 | 大小：4.01mb | 下载：0

[VHDL编程] Verilog_Guideline

说明：Verilog经典教程，有非常详细的解答以及实例-Verilog classic tutorial, very detailed answers and examples
<cc> 在 2025-02-06 上传 | 大小：1.25mb | 下载：0

[VHDL编程] Verilog-2005

说明：IEEE的英文版VERILOG的教程，里面包括了所有使用方法，很好用-IEEE s English version the VERILOG of tutorials will be English friends can see
<cc> 在 2025-02-06 上传 | 大小：3mb | 下载：0

[VHDL编程] cos-fangshengqi

说明：正弦波发生器的产生，让你有VHDL设计一个正弦波发生器-The generation of the sine wave generator, VHDL design of a sine wave generator
<马金柱> 在 2025-02-06 上传 | 大小：552kb | 下载：0

[VHDL编程] Google_Earth-Labview

说明：可以实时显示经纬度坐标，高程及utc时间，并将地标在google-earth卫星图上显示-Latitude and longitude coordinates, elevation and utc time can be displayed in real time, and landmarks in the satellite images on google-earth
<lichunjie> 在 2025-02-06 上传 | 大小：91kb | 下载：0

[VHDL编程] io_uart

说明：verilog设计的32位IO口扫描后通过串口发送到计算机-Verilog design of 32 bit IO export after scanning through the serial port to the computer
<朱林> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA-DDS

说明：基于FPGA的DDS实现QuartusII工程和论文-Based on the FPGA DDS QuartusII project and paper
<左向利> 在 2025-02-06 上传 | 大小：4.84mb | 下载：0

[VHDL编程] vhdl_sigmadelta

说明：Sigma-Delta audio DAC. Connect a RC lowpass filter to the pin to reduce noise and improve the audio quality.
<topper1010> 在 2025-02-06 上传 | 大小：17kb | 下载：0

[VHDL编程] ps2_keyboard_mouse_vhdl

说明：Device-drivers in VHDL for PS/2 keyboard and mouse
<topper1010> 在 2025-02-06 上传 | 大小：8kb | 下载：0

[VHDL编程] vga_timing_vhdl

说明：Timing generator for displaying graphics on a VGA screen in VHDL
<topper1010> 在 2025-02-06 上传 | 大小：5kb | 下载：0

[VHDL编程] DMA

说明：DMA controller VHDL code entity dma is generic ( ADDR_WIDTH : integer := 16 -- default value DATA_WIDTH : integer := 16 -- default value ) port ( RESET_L : in std_logic CLK : in std_logic
<Vlad> 在 2025-02-06 上传 | 大小：2kb | 下载：0